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串行至并行转换器

于 2022-08-18 发布 文件大小:65.42 kB
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代码说明:

将串行数据转换为并行的 Verilog 代码。从 rs232 端口的 8 位串行数据转换为 8 位并行数据。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • CHANNEL_ESTIMATION_PROJECT
    基于 quartus 2 的 lte 信道估计verilog hdl代码 只有功能仿真 时序仿真自己加sdc文件并且调整testbench的clk才能做出来(Estimated Verilog HDL code based Quartus lte channel only functional simulation timing simulation plus sdc file and adjust the testbench clk to do it)
    2013-04-22 19:29:00下载
    积分:1
  • verilog编写的一个fir滤波器,
    本代码实现一个fir滤波器,结合matlab对数据进行进行验证,最后用modesim对编写的代码进行仿真,最终用matlab和fpga实现一个功能正常的fir低通滤波器,这里附有源代码,并且用verilog代码编写,具有很大的参考作用对于刚学习fpga的朋友,希望你们能真正的对所学的东西感兴趣,这个是我上传代码的初衷,希望你们学业进步,继续做一个对技术有信心的人才。
    2022-08-14 19:24:41下载
    积分:1
  • Modulation
    产生长度为100的随机二进制序列 发送载波频率为10倍比特率,画出过采样率为100倍符号率的BPSK调制波形(前10个比特) ,及其功率谱 相干解调时假设收发频率相位相同,画出x(t) 的波形,假设低通滤波器的冲激响应为连续10个1(其余为0),或连续12个1 (其余为0) ,分别画出两种滤波器下的y(t),及判决输出(前10个比特) 接收载波频率为10.05倍比特率,初相位相同,画出x(t) 的波形,假设低通滤波器的冲激响应为连续10个1,画出两种滤波器下的y(t),及判决输出(前20个比特) 采用DPSK及延时差分相干解调,载波频率为10倍比特率,画出a, b, c, d点的波形(前10个比特) DPSK及延时差分相干解调,载波频率为10.25倍比特率时,画出a, b, c, d点的波形(前10个比特) DPSK及延时差分相干解调,载波频率为10.5倍比特率时,画出a, b, c, d点的波形(前10个比特) (Produce random binary sequence of length 100 The transmission carrier frequency is 10 times the bit rate, draw a sampling rate of 100 times the symbol rate of the BPSK modulation waveform (first 10 bits), its power spectrum Coherent demodulation of assuming the same as the phase of the transmitting and receiving frequencies, and draw the waveform x (t), assuming that the impulse response of the low pass filter 10 consecutive 1 (the remainder is 0), or 12 consecutive 1 (the remainder is 0), y (t) is drawn under the two filters respectively, and the decision output (10 bits) The received carrier frequency is 10.05 times the bit rate, the same initial phase, draw the waveform x (t), assuming that the impulse response of the low pass filter of 10 consecutive 1, shown under two filter y (t), and decision output (20 bits) DPSK and delay differential coherent demodulation, the carrier frequency is 10 times the bit rate, draw a, b, c, d point of the waveform (first 10 bits) DPSK and delay)
    2020-12-14 08:19:14下载
    积分:1
  • CLZ_32bit
    前导零的计算 (Calculation of leading zeros)
    2021-03-31 21:29:09下载
    积分:1
  • modelsim输出文件代码演示 verilog
    资源描述 modelsim输出文件代码演示 verilog  内含头文件和testbench.Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language),以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式。  
    2022-03-04 02:46:20下载
    积分:1
  • sd卡中读取数据
    可以实现从sd卡中读取数据,不依赖任何的ip核,简洁高效。
    2022-02-25 04:41:20下载
    积分:1
  • FDDDDRSDRAMP
    一种基于FPGA 实现DDDR SDRAM的控制器 (DDDR SDRAM controller based on FPGA)
    2012-08-29 23:52:53下载
    积分:1
  • rscode
    RS编码器在fpga上的实现,用的modelsim开发环境(RS encoder in the realization of the fpga, development environment used in modelsim)
    2009-06-11 21:45:49下载
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  • frame_decode_and_encode
    一个用Verilog编写的编帧、解帧及码速匹配的程序,相当经典(Verilog prepared with a series of frames, frames and solutions yards speed matching procedures, rather classic!)
    2006-07-12 15:10:07下载
    积分:1
  • SPI_slave代码,已经实用!
    SPI_slave代码,地址长度可设1~3字节,时钟可以运行到20MHz以上,已经在项目里使用,有需要的可以再根据自己的要求修改!!!!
    2022-10-15 13:00:02下载
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