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verilog实现有限域GF(28)弱对偶基乘法器
采用verilog实现的有限域GF(28)弱对偶基乘法器，本原多项式: p(x) = x^8 + x^4 + x^3 + x^2 + 1 ，多项式基: {1, a^1, a^2, a^3, a^4, a^5, a^6, a^7}，弱对偶基: {1+a^2, a^1, 1, a^7, a^6, a^5, a^4, a^3+a^7}
- 2022-07-03 03:48:26下载
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vivado2017.4下的串口通信的Verilog源码，一次传输8位，包括发送模块，接受模块，顶层模块(Verilog source code for serial communication under vivado 2017.4, which transmits 8 bits at a time, including sending module, receiving module and top module)
- 2020-06-22 20:20:01下载
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1K SRAM独立的读写端口，Verilog代码的ASIC设计
1K SRAM，安排字的32位，独立的读写端口，ASIC设计Verilog代码 采用偶校验对1的计数。 还带有测试平台
- 2022-02-07 13:55:18下载
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Verilog串口UART程序
网上关于RS-232的异步收发介绍得很多，最近没事学着摸索用ModelSim来做时序仿真，就结合网上的参考资料和自己的琢磨，做了这个东西。
- 2022-01-26 07:33:30下载
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PCPU设计代码
说明： RISC 5级流水线CPU，带HAZARD处理(RISC 5 pipeline CPU with HAZARD processing)
- 2020-06-24 04:00:01下载
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matlab程序
说明： OFDM信号的发送与接收 ，需要自取。时域图，模糊图，削峰。(Sending and receiving of OFDM signal)
- 2020-12-17 12:56:10下载
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HUAWEI_FPGA
华为内部资料，华为FPGA全套资料，包括华为的专利设计(Internal information Huawei Huawei FPGA complete information, including Huawei' s patented design)
- 2020-12-21 18:19:08下载
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CPU
运用vhdl硬件描述语言在quartus II开发环境下独立设计与实现了基于精简指令集的五级流水线CPU的设计与实现。该流水CPU包括：取指模块，译码模块，执行模块，访存模块，写回模块，寄存器组模块，控制相关检测模块，Forwarding模块。该CPU在TEC-CA实验平台上运行，并且通过Debugcontroller软件进行单步调试，实验表明，该流水线CPU消除了控制相关、数据相关和结构相关。(Using vhdl hardware description language development environment under quartus II design and implementation of an independent design and implementation of a five-stage pipeline RISC-based CPU' s. The water CPU include: fetch module, decoding module, execution modules, memory access module, the write-back module, the register set of modules, control relevant to the detection module, Forwarding module. The CPU in the TEC-CA experimental platforms, and single-step debugging through Debugcontroller software, experiments show that the pipelined CPU eliminates the control-related, data-related and structurally related.)
- 2020-09-21 10:37:53下载
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fadd16
实验用16位全加器的VHDL代码，适合初学者学习，数电学习的好工具。
(Experiment with 16-bit full adder VHDL code for beginners to learn, a good tool to learn a few power.)
- 2010-05-11 20:37:34下载
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RS_coder
基于verilog的RS编码器 绝对实用(Based on the RS encoder verilog absolute utility)
- 2010-12-07 20:51:02下载
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