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吠陀2x2
模块vedic_2_x_2（A，B，C ；）；
- 2022-05-14 14:46:13下载
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使用H57V2562GTR实现的SDRAM代码
使用verilog语言编写的SDRAM读写程序，设置为突发读、突发写、全页读写模式。
- 2022-09-07 23:15:07下载
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实例
FPGA 学习实例 动态时钟、面积、速度优化相关代码(Codes related to dynamic clock, area and speed optimization for learning examples of FPGA)
- 2020-06-22 22:40:02下载
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光标移动程序_verilog
光标移动程序适合新人学习，对于新人提升自身能力比较好，让新人快点掌握写程序的基本思想.
- 2023-06-08 23:20:03下载
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基2_8点fft运算的verilog代码
这个程序是verilog代码，可以综合，同时带有testbench测试程序，可以用modelsim仿真实现。基于2的8点fft运算，分模块设计，比较简单，同时利于初学者学习。
- 2022-05-22 17:24:31下载
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100vhdlsimple
说明： 100个vhdl例子，对初学者很有用，可以用MAX+PLUS 2来编译仿真的(100 vhdl example, useful for beginners, you can use the MAX+ PLUS 2 to compile the simulation)
- 2010-05-02 10:01:58下载
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ecc verilog
这是一个用verilog实现的ECC代码，里面有C文件用于功能验证
- 2023-06-07 15:15:04下载
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Modelsim_SDRAM
本实例用于SDRAM完成读写功能:
先向SDRAM里面写数据，然后再将数据读出来做比较，如果不匹配就通过LED变亮显示出来，如果一致，LED就不亮。(The examples for SDRAM read and write functions.)
- 2013-02-06 10:38:14下载
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phase_test
VHDL,简易音频数字相位表的设计与实现 数字相位测量仪在工业领域中经常用到的一般测量工具，主要应用与同频率正弦信号间的相位差的测量显示。
本系统采用FPGA实现测量的核心部分，主要由数字鉴相、累加计数器、控制器以及寄存与显示译码电路组成。该系统硬件电路简单，整个系统采用硬件描述语言VHDL作为系统内部硬件结构的描述手段，在XILINX公司的ISE9.1的软件支持下完成。可以对20Hz~20kHz频率范围内的音频信号进行采样鉴相处理，并将数据传回FPGA进行相位差计数累加、测量运算，最后送显示译码电路显示，测相范围为 ，相位测量误差 < 。
经测试结果验证，本系统充分利用FPGA对数据的高速处理能力，是系统设计高效、可靠，处理速度快，稳定性高，易于实现。
(VHDL, simple audio digital phase Table Design and Implementation of the digital phase meter general measurement tools are often used in the industrial field, the measurement of the phase difference between the main application with the same frequency sinusoidal signal. The system uses the FPGA implementation of the core part of the measurement, mainly by the digital phase, cumulative counter, the decoding circuit of the controller as well as storage and display. The system hardware circuit is simple, and the entire system using hardware description language VHDL system means a description of the internal hardware structure, completed in the XILINX company ISE9.1 software support. The audio signal in the frequency range of 20Hz ~ 20kHz sampling KAM-phase process, and the data returned FPGA retardation counted accumulation measuring operation, and finally sent to the decoding circuit, the scope of the measurement phase, the phase measurement error < . The test results verify the full u)
- 2012-09-24 10:11:57下载
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DDR2_hardcore_userguide
xillinx Spartan6 FPGA DDR 接口设计指南(xillinx Spartan6 FPGA DDR Interface Design Guidelines)
- 2009-11-23 10:18:28下载
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