登录
首页 » VHDL » 数码管显示程序,可以显示当前的数值,可以动态显示和静态显示 可以选择显示方式...

数码管显示程序,可以显示当前的数值,可以动态显示和静态显示 可以选择显示方式...

于 2022-08-24 发布 文件大小:852.00 B
0 118
下载积分: 2 下载次数: 1

代码说明:

数码管显示程序,可以显示当前的数值,可以动态显示和静态显示 可以选择显示方式-Digital tube display program can display the current value, you can dynamically display and static displays can choose to display

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 基于MATLAB模型设计的FPGA开发与实现
    说明:  MATLAB的SIMULINK和FPGA联合设计滤波器等,摆脱了传统的代码设计。(MATLAB's SIMULINK and FPGA jointly design filters and so on, and get rid of the traditional code design.)
    2020-10-23 16:07:23下载
    积分:1
  • FIFO design
    FIFo参考设计16x32 FIFO with simultaneous read/write operations.-FIFO design-16x32 FIFO with simultaneous read/write operations.
    2022-03-30 00:49:06下载
    积分:1
  • 8位十六进制频率计设计 根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许信号;1s计数结束后,计数值被锁入锁存器,计...
    8位十六进制频率计设计 根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许信号;1s计数结束后,计数值被锁入锁存器,计数器清零,为下一测频计数周期做好准备。测频控制信号可由一个独立的发生器(FTCTRL)来产生。-8-bit hexadecimal Cymometer designed in accordance with the definition of frequency and frequency of the basic principles of measurement to determine the frequency of the signal must have a pulse width of the input signal for 1s permit pulse counting signal 1s counting after the total value was locked into the lock depositors, counters cleared for the next count cycle frequency measurement ready. Frequency control signal generator may be an independent (FTCTRL) to generate.
    2022-06-19 17:20:21下载
    积分:1
  • verilog hdl coding DDR sdram control for fpga
    verilog hdl coding DDR sdram control for fpga -verilog hdl coding DDR sdram control for fpga
    2022-03-23 21:20:26下载
    积分:1
  • hanming
    用Verilog语言实现汉明编码,很粗燥,是大三的时候做的(With the Verilog language Hamming code, it is rough dry, a junior at the time to do)
    2010-10-01 13:08:16下载
    积分:1
  • Verilog代码为3位序列检测器
    verilog code for 3 bit sequence detector
    2022-02-16 06:04:35下载
    积分:1
  • ahb_sramc_svtb
    ahb总线Verilog代码及sv仿真文件(ahb bus Verilog code and sv simulation code)
    2021-05-14 14:30:02下载
    积分:1
  • master_slave
    AXI4-Lite总线的主从机读写,例程及代码(AXI4-Lite Bus Host-Slave Read-Write, Routine and Code)
    2019-03-22 22:24:20下载
    积分:1
  • Verilog_SimpleCalculator-master
    这是一个计算器的Verilog代码,可实现加减乘除等基础功能(calcultor for you to do some reserches.)
    2017-12-24 10:24:59下载
    积分:1
  • ALTERA嵌入式设计大赛获奖作品文章,非常适合DE2开发参考
    ALTERA嵌入式设计大赛获奖作品文章,非常适合DE2开发参考-ALTERA Embedded Design Competition Prize-winning article, very suitable for the development of reference DE2
    2022-04-07 11:00:16下载
    积分:1
  • 696516资源总数
  • 106457会员总数
  • 15今日下载