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扩跳频通信在QUARTUS7.0开发环境下的VHDL源程序及总体框图实现
扩跳频通信在QUARTUS7.0开发环境下的VHDL源程序及总体框图实现-Frequency-hopping communication QUARTUS7.0 expanded development environment in the VHDL source code and the achievement of the overall block diagram
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CycloneII_NiosII_2C35_Rev02_DB_SCH
说明： nios开发板电路图CycloneII_NiosII_2C35_Rev02_DB_SCH.zip(nios development board circuit CycloneII_NiosII_2C35_Rev02_DB_SCH.zip)
- 2010-03-28 20:50:27下载
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DW_apb_timer
verilog实现计时器timer，可直接用于芯片开发中。(verilog achieve timer, it can be directly used for chip development.)
- 2016-04-05 22:37:39下载
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check_net_test
用来检查FPGA通过PHY发送数据时是否有掉帧的现象(FPGA is used to check whether the PHY sends the data out of the frame with the phenomenon of)
- 2011-11-18 10:28:02下载
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一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合...
一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合-FIFO realize a new method, verilog description, modelsim 6.0 through simulation, Quartue integrated
- 2023-01-18 15:40:03下载
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抢答器的VHDL语言设计 他的基本功能是，在四组参赛的情况下，首先抢答的发出抢答信号，此时其它抢答电路失去控制作用，在优先抢答的要在固定时间进行答题，否则直接扣一分
四路控制抢答器模块设计 他的基本功能是，在四组参赛的情况下，首先抢答的发出抢答信号，此时其它抢答电路失去控制作用，在优先抢答的要在固定时间进行答题，否则直接扣一分
- 2022-03-01 02:26:23下载
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vivado 从此开始配套资料
vivado入门使用介绍，初学者入门学习(vivado Instructional pdf)
- 2020-07-04 18:00:01下载
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microsemi
说明： microsemi的Libero IDE 软件内部IP核详解(Microsemi's Libero IDE software internal IP kernel details)
- 2021-03-31 10:09:09下载
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fir48
48阶FIR设计，采用VHDL语言描述，门级映射……(48-oders FIR design with VHDL language and gate level)
- 2021-04-14 19:38:55下载
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Electronic code locks, FPGA
电子密码锁，采用基于fpga的设计，可以设置6位密码-Electronic code locks, FPGA-based design, can be set 6 password
- 2022-04-06 21:28:08下载
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