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coreahblite代码
amba ahblite总线时序转并口时序，可访问sram/flash/mram，适用于smartfusion2系统，arm内核对外进行数据访问。
- 2023-08-27 04:00:03下载
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coubter_key
ISE环境下Verilog编程实现机械按键去抖(ISE Verilog programming environment under mechanical debounces)
- 2015-12-13 12:52:42下载
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基于FPGA的快速傅立叶变换实现，适合fpga工程技术人员参考设计...
基于FPGA的快速傅立叶变换实现，适合fpga工程技术人员参考设计-FPGA-based Fast Fourier Transform for fpga reference design engineers
- 2022-12-10 15:50:11下载
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本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段
时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸...
本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段
时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的
大侠们指正，在此表示感谢。当然，这是一个非常简单的时序逻辑电路实例，主要是详细
描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1；
Altera 公司出品的 Quartus II 4.2；Mentor Graphics 公司出品的 ModelSim SE 6.0。 -This article describes a VHDL description of the use of counter design, synthesis, simulation of the entire process, this time as my self-FPGA/CPLD summary, if what has not the right place, please see this article that, unfortunately, the heroes They correct me, wish to express my gratitude. Of course, this is a very simple example of sequential logic circuit is mainly a detailed description of a number of software usage. Article involved in the software company has produced Synplicity
- 2022-02-28 11:38:34下载
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decode_64_66
自编的64B/66B解码程序，做毕业设计的时候写的。(The decoding process 64B/66B , written when i am in the school。)
- 2020-10-16 10:07:29下载
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vhdl,无进位同步计数器，完成6进制加，输出6进制序列数
vhdl,无进位同步计数器，完成6进制加，输出6进制序列数-vhdl, non-binary synchronous counter to complete the six binary Canada, output 6, the number of binary sequences
- 2022-09-12 08:25:03下载
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In Altera
在Altera的FPGA开发板上运行第一个FPGA程序，以后我还会陆续发布这方面的代码-In Altera
- 2022-03-11 01:12:51下载
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采用VHDL编写的一个简单的UART
采用VHDL编写的一个简单的UART-using VHDL prepared a simple UART
- 2022-03-05 06:29:41下载
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eetop.cn_Uvm_spi_bl_reg_tb
uvm apb verification env
- 2020-08-11 16:48:27下载
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VHDL的四选一选择器
VHDL的四选一选择器-VHDL four elected a selector
- 2022-03-04 19:05:14下载
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