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一款商用ADC的verilog
商用可综合adc,分辨率为16位，内含一个时序检查功能，可供对ADC感兴趣的人有帮助。尤其是需要一个ADC模型的可以使用
- 2022-01-25 22:47:37下载
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3FP
一个三分频verilog模块，可以用来学习基本结构。(A three points frequency verilog module can be used to study the basic structure.)
- 2013-08-25 00:41:29下载
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FPGA-H265-Encoder
H.265的FPGA实现！！使用Verilog语言开发。(H.265 FPGA implementation! Developed using Verilog language.)
- 2021-03-08 19:49:28下载
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ATmega128通讯口示例程序
用于ATmega128的一些通讯程序，包含I2C UART，SPI等接口，用ICCAVR编译(for ATmega128 some communications procedures, including UART I2C, SPI interfaces with ICCAVR compiler)
- 2005-03-21 11:26:08下载
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modified_booth_multiplier
quartus ii项目文件包，功能是改进的booth乘法器，节省时钟，已完成仿真。(This zip file contains a quartus ii project, which can fufill multiple function. It is done by using a modified booth multiplier.)
- 2018-01-11 18:35:04下载
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Veriolg HDL的D触发器
D触发器程序，适合初学者使用和学习，Verilog hdl语言的，使用Xillinx公司的芯片。
- 2022-10-29 12:45:03下载
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AT070TN83
at070tn83 800x480 tft lcd verilog 測試 quartus 文件 (800x480 tft lcd at070tn83 testing project file)
- 2020-12-07 15:39:21下载
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fir_verilog_matlab
本设计是基于FPGA的一个FIR低通滤波器设计，要求使用Verilog语言编写滤波器模块，通过编译和综合，并通过Matlab和modelsim联合仿真验证设计结果。(This design is a FIR low-pass filter design based on FPGA, use Verilog to program filter module, and joint simulation by Matlab and modelsim to validate the design results.)
- 2014-03-21 09:58:41下载
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iic master
iic master 通过FPGA验证··成功对eeprom读写操作
clk_div：FPGA 板子分频时钟，满足SCL时钟线速度达400KB
main_state.v：顶层状态机，控制master接口整个工作过程
scl_generator.v:master接口，有SCL状态机产生器和master接口状态机两部分组成
mainsmtb.v：在modelsim环境下的仿真激励
top.v设计顶层模块
- 2022-12-31 21:25:37下载
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dualportram_vhdl
采用VHDL硬件描述语言实现的双口径RAM块存储器的初始化(VHDL hardware description language using the dual-caliber RAM block memory initialization)
- 2010-06-17 10:22:47下载
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