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vhdl testbench的编写,textio的编写是一个难点,也是一个重点,而这是本人搜集的多篇关于textio的文章,同时附有简单注释!...

于 2022-10-01 发布 文件大小:1.27 MB
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vhdl testbench的编写,textio的编写是一个难点,也是一个重点,而这是本人搜集的多篇关于textio的文章,同时附有简单注释!-vhdl testbench preparation, textio the preparation is a difficult, but also a focus, and this is my collection of articles on textio the article, at the same time with a simple note!

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  • VHDLRS232Slave
    本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控 //制器,10个bit是1位起始位,8个数据位,1个结束 //位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实 //现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是 //9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间 //划分为8个时隙以使通信同步. //程序的工作过程是:串口处于全双工工作状态,按动key1,FPGA向PC发送“21 EDA" //字符串(串口调试工具设成按ASCII码接受方式);PC可随时向FPGA发送0-F的十六进制 //数据,FPGA接受后显示在7段数码管上。 //视频教程适合我们21EDA电子的所有学习板(this is a base vhdl for uart progarm.)
    2013-08-22 10:42:06下载
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    在通信系统中的信道带来了重要的作用。通道可以涉及许多不同类型的扭曲我们的信息。尤其是无线信道的多径失真严重。而且更严重的是这种失真是随机的。为了解决这个问题,多渠道的影响需要在均衡器接收端。这种均衡器采用不同的学习算法连续识别通道。该项目是VHDL实现LMS学习算法流水线架构。所以这个实施可以工作以更高的数据速率以较少的时钟速度的要求,因此以较少的功耗
    2022-01-29 00:11:01下载
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    Simulation and Synthesis Techniques for Asynchronous FIFO Design
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  • encode_64_66
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    它是一个8051 VHDL源代码发布的原创。
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    Commponent for drivering EEPROM memory AT25320 from Avalon bus.
    2013-11-22 00:04:04下载
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