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CPU课程设计报告
题目来源于学校的课题系统硬件综合设计，代码中有单周期CPU设计，多周期流水线CPU设计，使用的是Verilog语言，多周期的是基于MIPS架构。
- 2022-05-30 09:34:29下载
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source
说明： I2C MASTER DESIGNED by Verilog
- 2020-06-18 23:40:02下载
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pipeline_booth_mult_16
用流水线的方法实现16位乘法器，运算速度快，消耗时钟资源少(Pipeline method to realize 16-bit multiplier, which is fast in operation and consumes less clock resources)
- 2020-09-29 18:17:44下载
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verilog-PS2
说明： 在FPGA内，实现PS2键盘数据读取功能，verilog源代码(In the FPGA, achieving PS2 keyboard data read functions, verilog source code)
- 2009-08-28 16:10:24下载
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ccd
自己写的一个tcd1209d的时序驱动代码，是用verilog语言编写的，可以借鉴(Of write a tcd1209d of timing-driven code, Verilog language, can learn from)
- 2021-04-08 09:39:00下载
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lunwen
一个完整的基于FPGA的IIR低通滤波器的设计方案，是一个研究生论文(master and doctor dissertation)
- 2013-05-12 20:01:14下载
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维特比译码器发电机
这是维特比译码器 verilog 代码生成器进行测试和 FPGA 验证。
- 2022-09-02 18:05:02下载
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LDPC.DIFFERENT-CODE-LONGTH
LDPC码不同码长对比。码率选择1/2.码长分别为256，512，1024.(LDPC codes of different code length contrast. Bitrate select 1/2 yards long were 256,512,1024.)
- 2012-11-22 10:53:04下载
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FPGA
spwm dcac逆变 fpga与单片机一起作用(sdad)
- 2010-08-12 18:20:08下载
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含有FIFO的串口发送模块-发送字符串VerilogHDL
本资源是基于FPGA的一个硬件串口模块设计，其中包括的模块有：datagene.v,uart_speed_select.v,fifo_232.v,uart_ctrl.v,uart_tx.v,uartfifo.v,其中uartfifo.v为顶层模块，它调用上述的一些模块，完成相关的功能，本设计主要实现的功能是串口的字符串发送。不是简单的单字节发送，而是完成字符串的发送。
- 2022-02-16 06:13:18下载
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