登录
首页 » VHDL » 利用VHDL语言编写的一个crc功能模块,可下载到FPGA实现功能

利用VHDL语言编写的一个crc功能模块,可下载到FPGA实现功能

于 2022-11-05 发布 文件大小:2.96 kB
0 153
下载积分: 2 下载次数: 1

代码说明:

利用VHDL语言编写的一个crc功能模块,可下载到FPGA实现功能-use VHDL to prepare a crc function of the module, which can be downloaded to the FPGA functions

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • FPGAVHDL
    vhdl例程代码大全,包含流水灯,数码管,AD,DA转换等(Guinness vhdl code routines, including water lights, digital, AD, DA conversion)
    2020-12-17 12:19:13下载
    积分:1
  • 代码基于VHDL语言的个文化代码有用的但是可能有错误下在是倾销心...
    代码基于VHDL语言的个文化代码有用的但是可能有错误下在是倾销心-VHDL code based on the cultural code useful but may be under the wrong heart is dumping
    2022-04-13 03:11:13下载
    积分:1
  • wdt
    Watch Dog Counter reset the output when the given timing meets.
    2009-08-13 19:05:09下载
    积分:1
  • 基于FPGA的VHDL的电子琴
    自己去年做的实训项目,基于FPGA的VHDL的电子琴,可实现自动演奏与手动演奏,手动演奏是用PS2键盘听过按键来实现电子琴的发音,并且用VGA显示音符与音键,本设计采用模块化设计,底层使用代码,通过例化成原理图,最终在底层实现原理图之间的连接。
    2023-03-08 06:35:04下载
    积分:1
  • FPGA_Timing_Constraints_byCamp
    简要地说明时序约束的内容,对入门级的朋友相当起到引导的作用(Briefly describes the content of timing constraints on entry-level friends rather play a guiding role)
    2013-10-30 23:20:53下载
    积分:1
  • lbs_fpga_upld
    利用FPGA实现与powerpc的localbus数据接口代码。用verilog实现(localbus interface with PowerPC using Verilog)
    2020-11-25 22:59:38下载
    积分:1
  • ConvolutionWithViterbiDecoding
    QPSK调制下的(5,7)卷积码的编码和维特比译码与BPSK调制下(5,7)卷积码的编码和维特比译码的BER特性(QPSK modulation under (5,7) convolutional code encoding and Viterbi decoding and BPSK modulation (5,7) convolutional code encoding and Viterbi BER characteristic)
    2020-12-12 20:09:15下载
    积分:1
  • EasyWifiRadar
    EasyWifiRadar.zip r ok
    2014-04-12 20:24:43下载
    积分:1
  • This code for countor . it is design in verilog HDL.
    This code for countor . it is design in verilog HDL.
    2022-07-27 18:33:04下载
    积分:1
  • 一款8位Turbo
    一款8位Turbo-51的CPU软核的设计-An 8 Turbo-51" s soft-core CPU design ....
    2022-02-25 13:52:11下载
    积分:1
  • 696516资源总数
  • 106783会员总数
  • 25今日下载