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一个有关于UART开发的自己的一个VHDL代码
一个有关于UART开发的自己的一个VHDL代码-A UART has developed its own about a VHDL code
- 2023-03-01 05:35:04下载
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vmm_log
vmm log 验证平台，采用vmm搭建 (vmm log verification platform, built by vmm)
- 2011-04-30 20:02:06下载
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本代码是用VRILOG语言写的SDRAM的控制器的标准代码,供开发SARM参考....
本代码是用VRILOG语言写的SDRAM的控制器的标准代码,供开发SARM参考.-this code is used to write the language VRILOG SDRAM controller standard code for the development of SARM reference.
- 2022-06-29 06:12:54下载
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ram
代码实现了一个由32位寄存器组成的寄存器组，并有多个控制输入和两个输出，方便使用。(The code implements a 32-bit register consisting of registers, and there are multiple control inputs and two outputs, easy to use.)
- 2009-10-23 16:09:44下载
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频率计，vhdl语言， ispDesignEXPERT
频率计，vhdl语言， ispDesignEXPERT-Frequency meter, vhdl language, ispDesignEXPERT
- 2022-11-04 19:50:03下载
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Fmc880511P
可在FPGA上运行的8051 IP coore，是学习FPGA及SPOC的好资料。
(8051 IP coore, can be run on the FPGA is good information to learn FPGA and SPOC.)
- 2012-06-11 18:59:13下载
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16QAM
QAM调制模块，可用于Quartus仿真与fpga硬件实现。(QAM Modulation Mode, can be used for Quartus simulation and FPGA.)
- 2013-12-27 10:01:48下载
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failed to translate
用于FPGA实现单总线测温电阻DS18b20时序。在xilinx spartan 3中试过。-failed to translate
- 2022-01-20 22:48:28下载
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移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1....
移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1.
乘法算法采用原码移位乘法，即对两个操作数进行逐位的移位相加，迭代4次后输出结果。具体算法：
1. 被乘数和乘数的高位补0，扩展成8位。
2. 乘法依次向右移位，并检查其最低位，如果为1，则将被乘数和部分和相加，然后将被乘数向左移位；如果为0，则仅仅将被乘数向左移位。移位时，被乘数的低端和乘数的高端均移入0.
3. 当乘数变成全0后，乘法结束。
-err
- 2022-04-10 04:29:26下载
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8b10b
8b10b编解码，用于光通信和千兆以太网，verilog编写，已验证(8b10b codec for optical communications and Gigabit Ethernet, verilog prepared Verified)
- 2021-01-27 09:48:41下载
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