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本书是一本Verilog语言设计和综合手册,对学习Verilog语言有很大作用,值得阅读....
本书是一本Verilog语言设计和综合手册,对学习Verilog语言有很大作用,值得阅读.
- 2023-03-07 07:25:03下载
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masera2017
fpga hardware hevc implementation
- 2018-08-06 01:26:57下载
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ZBT SRAM控制器参考设计，xilinx提供，（ZBT SRAM是一种高速同步SRAM）...
ZBT SRAM控制器参考设计，xilinx提供，（ZBT SRAM是一种高速同步SRAM）-ZBT SRAM controller reference design for Xilinx (ZBT SRAM, a high-speed synchronous SRAM)
- 2023-03-10 04:20:03下载
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有用的VHDL源代码
有用的VHDL源代码-useful VHDL source code
- 2023-08-07 09:00:03下载
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verilog-som
拿verilog编写的som(自适应神经网络算法)，用于障碍物检测，基于FPGA可综合实验，已经在altera的cylcone上实现(Canal verilog prepared som (adaptive neural network algorithm) for obstacle detection. Based on FPGA synthesis experiments, in altera achieve the cylcone)
- 2020-07-09 20:38:55下载
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chuankou
说明： 本实验为UART回环实例，实验程序分为顶层unrt_top、发送模块uart_tx、接收模块 uart_rx，以及时钟产生模块clk＿div。uart＿rx将收到的包解析出8位的数据，再传送给 uart_tx发出，形成回环。参考时钟频率为100MHz，波特率设定为9600bps。(This experiment is an example of UART loop. The experimental program is divided into top-level unrt_top, sending module uart_tx, receiving module uart_rx, and clock generation module clk_div. Uart_rx parses the received packet into 8 bits of data and sends it to uart_tx to send out, forming a loop. The reference clock frequency is 100 MHz and the baud rate is set to 9600 bps. stay)
- 2020-06-24 01:40:02下载
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vhdl编的dds函数发生器，完成sin(x)曲线的生成
vhdl编的dds函数发生器，完成sin(x)曲线的生成-vhdl function generator dds compiled to complete the sin (x) curve is generated
- 2022-07-02 02:04:16下载
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r80515
r80515源代码，包含说明文档。FPGA验证通过(r80515 source code, including documentation. Verified by FPGA)
- 2011-04-19 10:14:01下载
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这是个vhdl编写的16bit的加减法器
这是个vhdl编写的16bit的加减法器-This is vhdl prepared by the modified instruments used in the 16bit
- 2022-02-15 07:17:54下载
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DE2_CCD_sobel
通过摄像头图像的提取，在FPGA开发板上实现的，主要实现了图像轮廓的提取(Extraction of the image through the camera, in the FPGA implementation of the development board, the main achievement of the image contour extraction)
- 2020-07-22 17:48:45下载
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