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sha1_v01
基于FIPS 180-4标准的SHA-1算法的verilog HDL实现，分模块分别实现(FIPS 180-4 standard SHA-1 algorithm-based verilog HDL sub-modules, respectively, to achieve)
- 2012-09-20 14:57:19下载
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IIR
使用verilog语言描述的二阶巴特沃斯IIR滤波器，程序中有参数说明，已经运行通过(Using verilog language to describe the second-order Butterworth IIR filter, the program has parameter description has been run through)
- 2013-06-18 16:30:35下载
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total
一个简单的后台模板，主要为贵金属直播室有喊单等功能类型的。
ps：由于涉及到iframe本地跨域问题，因此查看时请在服务器上进行审阅。(A simple background template, mainly for the precious metal living room, such as the type of function.
PS: as a result of the local cross domain problem involved in the iframe, so check it out on the server.)
- 2015-11-18 09:00:49下载
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vhdl
vhdl常见小实验代码，包括二进制比较器，4选1,8421十进制，8421转化成格雷码，8421余三码，分频器，数据码译码器，二进制减计数器，四位环形计数器等(VHDL common small experiment code)
- 2020-06-24 13:00:02下载
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dot_product
实现矩阵相乘，即点积运算，为VERILOG语言。可以根据自己的需要改变维数，采用了流水线的结构(Achieve matrix multiplication, ie dot product operations, for VERILOG language. You can change the dimension according to their needs, using a pipeline structure)
- 2015-01-27 10:52:52下载
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rs485_uart
说明： fpga的RS485代码,非常容易，适合学习(the code of rs485 in fpga, very easy,suitable for learning)
- 2019-07-11 14:24:54下载
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uart_slip
说明： 实现串口通讯以及SLIP协议传输数据，增加了特殊字符的转义(Realization of Serial Communication and SLIP Protocol)
- 2021-01-19 18:58:41下载
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32 位超前进位加法器的设计
在本文设计的 32 位携带看超前进位加法器做.the 通过设计 8 4 位共轭亚油酸块降低复杂度。
- 2022-03-23 01:59:34下载
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Chebyshev-filter
利用matlab设计了一个切比雪夫滤波器，并且对滤波器性能进行了仿真分析。(Using the matlab design a chebyshev filter, and has carried on the simulation analysis on filter performance.
)
- 2013-09-05 20:04:36下载
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图像中值滤波FPGA实现V1.0
实现图像的中值滤波功能，文件里有效果展示(The realization of the median filter function of the image, the file has the effect of display)
- 2018-03-01 14:14:49下载
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