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HDB3
FPGA实验_HDB3编码器设计(包含5个模块)(FPGA design experiments _HDB3 encoder (including 5 modules))
- 2020-11-30 10:29:28下载
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用Verilog做的SD卡控制器(有详细的注释)
SDIO 接口，实现SD卡的控制器功能，带有详细的注释(SDIO Interface,to realize the controller of SD Card,and have detail description.)
- 2020-06-16 22:00:01下载
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liyuanlnx_IP_RAM
FPGA——IP_RAM实验：
创建IPRAM核，单端口，10位地址线（256字节），8位数据线（每字节8byte），读写使能
input [9:0] address;
input clock;
input [7:0] data;
input wren; //置1则写入
output [7:0] q;
LNXmode：控制LEDC显示
1：mode1，从k1~k3输入data的低4位，ledb计时，从0~f，计时跳变沿读取k1~k3的值，存入RAM
8个数之后，从RAM输出数据，用leda显示，同样每秒变化一次(The experiment of FPGA-IP_RAM:
Create IPRAM core, single port, 10 bit address line (256 bytes), 8 bit data line (8 byte per byte), read and write enablement)
- 2020-06-22 04:20:02下载
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SASX
Use of Kalman and EKF on two-phase permanent magnet synchronous motor of the state estimate CDCDCDCDCCC
- 2020-06-24 11:40:02下载
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曼彻斯特编码技术用电压的变化表示0和1。规定在每个码元中间发生跳变。高→ 低的跳变表示0，低→ 高的跳变表示为1。每个码元中间都要发生跳变，接收端可将此变化提取...
曼彻斯特编码技术用电压的变化表示0和1。规定在每个码元中间发生跳变。高→ 低的跳变表示0，低→ 高的跳变表示为1。每个码元中间都要发生跳变，接收端可将此变化提取出来作为同步信号，使接收端的时钟与发送设备的时钟保持一致-Manchester coding techniques that use voltage changes in 0 and 1. Provisions in the middle of each symbol hopping happen. High → low hopping express 0, low → high jump for the express one. Symbol between each transition must happen, this change in the receiver can be extracted as a synchronization signal to the receiving end of the clock and send the equipment to maintain the same clock
- 2023-06-17 15:30:03下载
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z80_latest.tar
Vhdl design z80 for altera users
- 2013-04-24 14:47:01下载
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adc0809的fpga时序电路接口程序
adc0809的fpga时序电路接口程序-Sequential Circuits adc0809 the FPGA interface program
- 2022-01-25 21:49:43下载
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Hexadecimal to 7 segments
Hexadecimal to 7 segments
- 2022-03-07 14:40:55下载
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我从一本书上抄来的
但用MAX+PLUSII编译有些问题
初学者
见谅...
我从一本书上抄来的
但用MAX+PLUSII编译有些问题
初学者
见谅-from a book copied but with the MAX PLUSII compile some of the problems beginners forgiven
- 2022-08-20 05:51:36下载
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D-FLIP-FLOP
ANALYSIS OF D-FLIPFLOPS
- 2013-11-12 13:35:50下载
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