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《Verilog HDL 程序设计教程》7
《Verilog HDL 程序设计教程》7-"Verilog HDL Design Guide," 7
- 2022-07-04 07:23:25下载
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within waveform generator, Adder, classic dual
内有波形发生器，加法器，经典双进程状态机，伪随机熟产生器，相应加法器的测试向量，16×8bit RAM,FIFO,通用RAM等源程序-within waveform generator, Adder, classic dual-process state machine, cooked pseudo-random generator, the corresponding Adder test vector, 16 x 8bit RAM, FIFO, etc. source generic RAM
- 2023-09-02 09:40:03下载
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turbo_encode
turbo码的编码程序,verilog HDL,在ISE环境中(turbo code encoding process)
- 2014-03-29 15:09:58下载
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FPGA-implementation
重点介绍了双线性插值算法和该方法的Ｆ Ｐ ＧＡ硬件实现
方法， 包括图像数据缓冲单元、 插值系数生成单元以及插值计算单元等。(Highlights the bilinear interpolation algorithm and the method of F P GA hardware
The method includes an image data buffer unit, the interpolation coefficient generating unit and an interpolation computing unit and the like.)
- 2021-05-14 18:30:02下载
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RC6-block-cipher-using-VHDL
VHDL implementation of RC6 encryption algorithm
Test file represent applying all zero input and all zero key
note that result is correct but bytes positions are swapped
- 2020-12-01 22:09:26下载
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code
代码文件夹：
ARVI_FSM.v为顶层文件，用于模拟时用。
dataHex.dat 为模拟输入文件（只有10行，象征的意思。实际我们模拟时，dataHex.dat文件足有1个多GB）
dataFormat.dat为输入文件对应的带格式的文件
使用modelsim模拟时，将dataHex.dat名字改为CPUContext.txt
结果:
result.txt
(Code folder: ARVI_FSM.v for top-level documents used for the simulation. dataHex.dat for analog input files (only 10 line, the meaning of the symbol. actual simulation we, dataHex.dat documents have more than one full GB) dataFormat.dat for the input file the corresponding file with modelsim simulation used to dataHex.dat name to CPUContext.txt results: result.txt)
- 2009-06-21 19:14:37下载
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It s a 8051 VHDL source code issued by Original.
它是一个8051 VHDL源代码发布的原创。
- 2022-06-17 06:19:21下载
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基于FPGA的PCM编码器与解码器的设计
基于FPGA的PCM编码器与解码器的设计-about fpga and
pcm
- 2022-05-12 11:08:54下载
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gmsk
说明： 利用fpga实现gmsk的调制并仿真，全部代码(Fpga implements gmsk)
- 2020-12-24 00:09:06下载
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ModelSim.SE.v6.0-ROR
modelsim crack versin 6
- 2009-04-30 02:23:21下载
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