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SD_W_R
SD卡读写源代码.用Verilog编写.很不错.值得借鉴.特别对SD卡开发的人员!(SD card reader-writer source code. Prepared to use Verilog. Is pretty good. Be used for reference. In particular, the development of personnel SD card!)
- 2020-12-27 22:09:03下载
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i2c
本文研究的IIC总线控制器具有如下特征
1.兼容飞利浦I2C标准，以主机模式与外围设备进行数据通信，对IIC从机模型进行读/读，读/写，写/写，写/读[18]。
2.多主操作
3.软件可编程时钟频率
4.时钟拉伸和等待状态生成
5.软件可编程确认位
6.时钟同步设计
7.仲裁中断丢失，自动转移取消
8.开始/停止/重复启动检测/确认生成
9.总线忙检测(The IIC bus controller studied in this paper has the following characteristics.
1. Compatible with Philips I2C standard, data communication between host mode and peripheral devices, read/read, read/write, write/write, write/read for IIC slave model [18].
2. Multiple Main Operations
3. Software programmable clock frequency
4. Clock stretching and waiting state generation
5. Software Programmable Confirmation Bit
6. Clock Synchronization Design
7. Loss of arbitration interruption and cancellation of automatic transfer
8. Start/Stop/Repeat Start Detection/Verification Generation
9. Bus busy detection)
- 2019-06-18 12:18:10下载
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007
给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为第七章(Give us a very good upload on verilog-hdl of e-books, practical, easy-to-understand, easy to learn. This is the Chapter VII)
- 2008-04-22 16:53:33下载
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UART 变送器
UART 变送器正以一个 8 位数据总线和 8 位地址总线。变送器 FIFO 是包含和发射机状态机包括国家： 闲着，开始的传输，传输停止的实际数据传输。UART 变送器可以连接到任何具有可配置的数据和地址总线的 UART 接收机。
- 2022-08-13 16:53:10下载
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bootstrap_ace_v1.3.2
多年项目经验测试文档测试文档，重要保存重要保存重要保存重要保存重要保存重要保存(Years of project experience testing document testing, it is important to save save save important important important important to save save save important)
- 2016-03-05 15:46:27下载
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SRAM完整实现——verilog语言
本代码基于Xilinx FPGA开发平台，采用Verilog语言编写，完整SRAM所有功能。已经过测试验证。
- 2023-06-19 17:40:03下载
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8位大小比较器
说明： 8位大小比较器的VHDL源代码，Magnitude Comparator
VHDL description of a 4-bit magnitude comparator with expansion inputs(eight compared with the size of the VHDL source code, Magnitude Comparator VHDL description of a 4-bit magnitude comparator inputs with expansion)
- 2005-10-28 22:35:12下载
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交通灯控制器
模块
- 2022-02-13 07:22:07下载
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verilog实现二维卷积设计
利用Verilog实现了二维卷积的操作，输入特征图尺寸为7x7，卷积核尺寸为5x5，分别使用了折叠、脉动阵列行固定、脉动阵列权重保持三种硬件实现设计方法来完成二维卷积的设计。
- 2023-08-23 08:15:04下载
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Verilog模块的缓存设计
这是 ；一种缓存设计的Verilog代码，使用先进先出算法。大约2000行代码，该程序包含缓存替换算法的实现。图像规则的选择，以及所有的模拟。这个设计有很多模块。此模块包含替换执行和测试平台
- 2022-03-22 11:53:39下载
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