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RISC CPU IP CORE can be used to direct the development and application of the pr...

于 2023-02-24 发布 文件大小:561.40 kB
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代码说明:

RISC CPU IP CORE 可以用于直接的工程开发应用 有详细的说明书-RISC CPU IP CORE can be used to direct the development and application of the project has a detailed brochure

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  • shumaguan
    一个数码管的驱动开发程序,程序完备,可以直接使用,在开发板上使用时注意改变引脚(A digital control of the driver development program, the program is complete, can be used directly, when used in the development of attention to change the pin board)
    2011-02-15 16:46:47下载
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  • 傅里叶变化
    快速付里叶变换子程序所需 RAM 空间以输入的首地址为基址,向增加的方向扩展(Fast Fourier Transform subroutine RAM space required to input the first address of the site was to increase the direction of expansion)
    2005-08-03 16:04:51下载
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  • 基于FPGA的俄罗斯方块
    本次设计中需要用到16个点来完成显示功能,可以选用一个16位的向量来存储个点状态,再用两个整型数分别控制当前点的坐标。但是这样控制会涉及到乘法运算,比较复杂。因此我们选择用4个4位向量STAN(0 TO 3),每个向量代表一行点阵,这样做不仅使控制简单,而且在扫描显示的时候很方便,代码也很简洁。设计包括2个大的元件,一个是RUSSIA,其功能是存储状态,分频,完成左右下移动以及计分等功能;另一个是RUSSIA_SCAN,主要完成点阵扫描和数码管译码。具体设计是这样的:4个向量STA0,STA1,STA2,STA3记录游戏状态,点的坐标由COL 和ROW来控制。设置两个指针FLAG和ROW4,如果四列中有一列都为1,表示游戏结束了,置FLAG为1,程序进入NULL;当最后一行及STA3=”1111”时,置ROW4=1,当ROW4=1时,表示要消行,加分,并且将上一行的值赋到下一行。游戏继续,如按下左键或右键,程序更根据下一状态决定是否左移或右移。若无键按下,则根据情况当前点是否需要自动下移。(设计用板子上的左边第一个按键为左移动键,第二个键为reset键,右边第一个键为右移动键)
    2023-05-04 17:10:03下载
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  • uart_byte_rx
    libero soc工程,实现通过串口接收到单字节数据后并返回发送给上位机(Libero SOC project, which realizes receiving single byte data through serial port and sending it back to host computer)
    2020-06-21 09:20:01下载
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  • error-detection-device
    使用Verilog语言编程,在Quartus ii 上实现的误码检测装置,并通过单片机将误码结果显示在LCD上。本代码具有一定的工程实践价值。(Using the Verilog language programming, implemented on the Quartus ii error detection device, and the result of errors by the microcontroller on the LCD display. The code has some value engineering practice.)
    2021-05-12 17:30:03下载
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  • Quadrature Deshifrator
    这个
    2022-06-29 04:52:15下载
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  • implementation of fft core using vhdl
    本文件是作为超大规模集成电路设计实验室课程(EC354)一部分进行的为期一学期的项目报告。我们的项目是一个4位8点FFT(快速傅立叶变换)核心的完全定制设计。实现的FFT类型是DIF(时间抽取)FFT。
    2022-04-11 10:12:02下载
    积分:1
  • vhdl code for decoder and detemines the basic mechanism of gates of decoder
    vhdl code for decoder and detemines the basic mechanism of gates of decoder
    2022-01-25 15:11:52下载
    积分:1
  • hand_shake
    握手程序,可以完美实现跨时钟域的数据传输(handshake and testbench,verilog HDL)
    2011-11-22 21:05:38下载
    积分:1
  • Cadence-Allegro-PCB-SI
    利用Cadence Allegro PCB SI进行SI仿真分析(Performed using the Cadence Allegro PCB SI SI simulation analysis)
    2013-08-06 22:17:46下载
    积分:1
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