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用NiosII实现的数字钟,经过本人测试运行正常,开发环境:QuartusII6.0和NiosII IDE6.0...

于 2023-04-12 发布 文件大小:369.77 kB
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代码说明:

用NiosII实现的数字钟,经过本人测试运行正常,开发环境:QuartusII6.0和NiosII IDE6.0-NiosII achieved with digital clock, after I run the normal tests, development environment: QuartusII6.0 and NiosII IDE6.0

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  • 一个FPGA的AVR_Core 仅供测试~
    一个FPGA的AVR_Core 仅供测试~-AVR_Core an FPGA-only test ~
    2023-08-16 08:25:03下载
    积分:1
  • flash
    本程序是fpga控制flash的读写程序,包括了程序和仿真时的测试文件(fpga flash)
    2013-07-21 14:47:36下载
    积分:1
  • DE0_VGA
    利用FPGA设计游戏设计,真人版超级玛丽,VGA显示(Using FPGA design game design, live-action version of Super Mario, VGA display)
    2020-11-06 13:09:55下载
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  • elc_clock
    verilog实践 elc_clock 电子时钟设计(Verilog design practice elc_clock electronic clock)
    2008-12-10 16:06:48下载
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  • 这是个vhdl编写的16bit的加减法器
    这是个vhdl编写的16bit的加减法器-This is vhdl prepared by the modified instruments used in the 16bit
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  • lab1(mka)
    RGB vga driver for manipulating the colours of a given image buffer. The code has beeen written in vhdl
    2011-04-15 18:11:48下载
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  • I2C主/从
    用vhdl编写的主从式代码,会比较接近,它涉及i2c接口,主从式,每行都有注释,我建议如果你想对代码进行编辑就使用灵活的编辑器
    2022-04-01 17:07:54下载
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  • 设计采用Verilog HDL 16位CPU。
    design cpu 16 bits by verilog HDL.
    2022-03-11 03:09:04下载
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  • part1
    Altera DE2 开发板试验2 第1部分VHDL答案(Altera DE2 Lab2 part1 VHDL answer)
    2011-11-17 19:02:19下载
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  • 完成十余卷积过程,简单方便,能够这样那样这样,sorry
    完成十余卷积过程,简单方便,能够这样那样这样,sorry-Convolution process more than a decade to complete, simple and convenient, this can be done this way, sorry
    2022-10-31 06:20:03下载
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