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Combined unit GPS clock synchronization detection unit merger GPS synchronized c...

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代码说明：

合并单元内GPS同步时钟的检测合并单元内GPS同步时钟的检测-Combined unit GPS clock synchronization detection unit merger GPS synchronized clock detection

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Nexys 3 的分频器
这个代码可以用来分裂振荡器的频率和产生 1 赫兹信号从 100 兆赫的 vhdl 语言使用的 Nexys 3 板。这可以用作闹钟或数字时钟中的组件数秒。

2022-01-26 06:21:16下载

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vhdl_quick-learn
vhdl learnig material............

2015-08-07 19:09:24下载

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navigation
Ship navigation project

2014-12-04 18:58:16下载

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ba_ker
巴克码装到信息内同时将巴克码识别出来，实现帧同步的VHDL设计(Barker code loaded to the information identified while Barker code, VHDL design to achieve frame synchronization)

2014-05-18 17:37:39下载

积分：1
walsh
沃尔什函数发生器工程文件，Quartus Ⅱ 13.0版本(Walsh Function Generator)

2020-07-03 08:20:01下载

积分：1
16QAM
16QAM调制解调程序画出时域波形、正交分量、同相分量波形，眼图，散点图等(16QAM modulation and demodulation process to draw time-domain waveform, quadrature components, in-phase component waveforms, eye diagrams, scatter plots, etc.)

2013-06-04 22:10:41下载

积分：1
immediate_divide_module
用组合逻辑实现循环除法器。稳定、安全、可靠。(Combinational logic loop divider. Stable, secure, and reliable.)

2012-08-30 09:08:04下载

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2022-12-14 10:50:03下载

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基于FPGA的hdb3编码实现
HDB3码是在AMI码的基础上改进的一种双极性归零码，它除具有AMI码功率谱中无直流分量，可进行差错自检等优点外，还克服了AMI码当信息中出现连“0”码时定时提取困难的缺点，而且HDB3码频谱能量主要集中在基波频率以下，占用频带较窄，是ITU-TG.703推荐的PCM基群、二次群和三次群的数字传输接口码型，因此HDB3码的编解码就显得极为重要。目前，HDB3码主要由专用集成电路及相应匹配的外围中小规模集成芯片来实现，但集成程度不高，特别是位同步提取非常复杂，不易实现。随着可编程器件的发展，这一难题得到了很好地解决。本文利用现代EDA设计方法学和VHDL语言及模块化的设计方法，设计了适合于FPGA实现的HDB3编译码器的硬件实现方案。不但克服了分立硬件电路带来的抗干扰差和不易调整等缺陷，而且具有软件开发周期短，成本低，执行速度高，实时性强，升级方便等特点。

2023-04-16 19:10:04下载

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from across the Xilinx website, learning some FPGA dynamic reconfigurable good e...
从Xilinx网站上下的，学习FPGA部分动态重配置很好的例子。-from across the Xilinx website, learning some FPGA dynamic reconfigurable good example.

2023-03-28 16:10:04下载

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