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Coding Style
说明： 良好的Coding Style能减少Bug，减少锁存器出现的可能以及其他隐藏逻辑错误，也有助于减小芯片面积或所用资源(Good Coding Style can reduce Bug, reduce the possibility of latches and other hidden logic errors, and also help to reduce chip area or resources used.)
- 2020-06-17 12:00:01下载
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fpga--lpass
基于FPGA的数字低通滤波器 。。。。。(FPGA-based digital low-pass filter。。。。。)
- 2021-04-24 08:28:47下载
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UVM SV阶段
此代码演示基本的层次结构构造和逐步 UVM 的测试。每一位 UVM 组件适用于自动化的阶段执行要了解如何逐步作品是否自上而下或自下而上使用此代码。
- 2023-09-04 11:35:07下载
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jiaotongdeng
Quartus2环境下基于VHDL状态机的交通灯程序(VHDL state machine traffic lights based on Quartus2 environment)
- 2014-01-13 21:57:00下载
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代码可以实现HDLC协议，替代PT7A6525芯片功能
代码由Verilog语言编写，可以实现HDLC协议，主要由发送模块、接收模块和cpu接口三个大模块组成，可以替代集成芯片PT7A6525。
- 2022-09-22 21:25:03下载
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TEXIO
TEXIO study testbench passed VHDL FPGA CPLD simulation Altera quartus
- 2015-03-21 23:19:21下载
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SkanMean
Firmware for autotuning Sensor
- 2015-06-25 20:01:36下载
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Verilog编写的出租车计价程序
设计一个出租车计价器，共有三个输入，分别是启动开关、计时脉冲（25MHz）、行程脉冲（每 100 米 1 个脉冲）。 输出显示为付费金额。工作原理如下：
当启动开关闭合后，显示起车费 5 元。当行程小于 5 公里时，按照 5 元显示付费。 当超过 5 公里后， 开始按照行程增加应付车费，每公里按照 1 元计费，要求每 500 米增加 0.5 元进行加法累计，并显示应付车费总额。当出现停车等待时，按照每 2 分钟折合 1 公里计费， 要求每分钟增加 0.5 元进行加法累计，并显示应付车费总额。
- 2022-09-15 13:05:04下载
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fifo16_16
异步的fifo,写时钟和读时钟相互独立，能够对数据进行缓存处理。希望对大家有用(Asynchronous fifo, write clock and the read clock independent of each other, capable of processing the data cache. I hope useful)
- 2020-10-26 10:49:59下载
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4位Verilog计数器代码
Verilog最基本的源代码之一，位宽为4的二进制计数器。既可以实现计数也可以实现对时钟信号的分频，因此是Verilog入门非常实用的代码之一。在此代码基础之上，可以进行多种改变，实现不同的功能。
- 2022-01-21 19:54:42下载
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