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uart
通过串口发送，实现FPGA与stm32的dds发生器(Implementation of DDS generator)
- 2018-11-28 09:19:29下载
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highpass
高通滤波器的仿真（由matlab和simulink两种方法实现）源文件以及图片示例(Simulation of the high-pass filter (implemented by the two methods matlab and simulink) source files as well as images example)
- 2013-03-13 18:35:25下载
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reversible-squarer
it is hybrid squarer circuit which will be designed using reversible gates which having les hardware complexity with compared to the conventional gates
- 2015-04-21 15:05:54下载
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循环冗余校验码(试验报告)
循环冗余校验码(试验报告)-Cyclic Redundancy Check (pilot reports)
- 2022-03-18 10:59:43下载
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基于VHDL的rsc（7,5）递归卷积编码器
rsc递归卷积编码器是turbo码的分量编码器，递归相对于普通的卷积码多了一个反馈，拥有更好地重量谱分布和更加的误码率特性，且码率越高，信噪比越低其优势越明显。利用D触发器组成的rsc生成器，逻辑思维简单，里面包含有测试波形以及测试的结果
- 2022-06-28 16:38:10下载
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sm4
VHDL实现国家SM4加密算法（ECB）模式 (VHDL to achieve national SM4 encryption algorithm (ECB) mode)
- 2020-08-12 06:58:26下载
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verilog motor control
verilog motor control
- 2022-09-01 04:55:02下载
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vcp201_code是FPGA的源代码。
VCP201_CODE is a FPGA source code.
- 2023-06-03 07:10:03下载
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用VHDL语言编写的一个控制程序，主要功能是输入码同步，输出字和帧信号...
用VHDL语言编写的一个控制程序，主要功能是输入码同步，输出字和帧信号-VHDL language using a control program, the main function is to input code synchronization, and frame signals output word
- 2023-04-27 22:40:03下载
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alu
说明： 用Verilog编写的简单的运算单元（ALU），可实现加、减、与、或、异或、非、左、右移等功能(Verilog prepared with simple arithmetic unit (ALU), can be add, subtract, and, or, exclusive-OR, non-, left, and other functions shifted to right)
- 2009-07-28 16:20:52下载
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