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通过VHDL语言的例子，通过乒乓球运动FPGA原型楚原型（1章）
应用背景FPGA原型的VHDL例子提供一系列清晰，易于遵循的快速代码开发模板；大量的实际例子来说明和强化的概念和设计技术；现实可实施的项目和测试在Xilinx原型板；深入探索和Xilinx PicoBlaze软核微处理器。关键技术本书采用“做中学”介绍VHDL和FPGA技术的概念和设计人员通过一系列的实验方法。
- 2022-03-18 13:19:49下载
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Риторика_Зачетная работа
access must be conf urr arr
- 2019-05-29 20:23:53下载
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code
其中两个项目自己做的：一个是雷达模拟跟踪，基于FPGA/CPLD的，里面包含了PCB和VHDL码，还有一个是SDIO的驱动程序（包括PCB原理图，SDIO协议方面的资料还有就是源码，这项目可用），还有一些嵌入式方面的资料，如TCP/IP协议栈的实现，FPGA的一些仿真实例(Two of the projects themselves to do: a tracking radar simulator is based on FPGA/CPLD)
- 2007-10-17 16:54:10下载
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Verilog HDL语言的快速参考指南
quick reference guide to verilog HDL
- 2022-10-28 05:20:03下载
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可配置CRC参考设计 xilinx提供的VHDL
可配置CRC参考设计 xilinx提供的VHDL-configurable CRC reference design for Xilinx VHDL
- 2022-01-23 10:27:39下载
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数字相位
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) is the local output frequency. Objective is to extract data input clock signal (Q5), its frequency and data rate line, the clock rising edge of the lock data the rising and falling edge; top-level document is PLL.GDF
- 2023-05-28 08:00:03下载
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15-04-0218-01-004a-ieee802-15-4-mac-overview
THE IMPLENTATION OF THE MAC PROTOCOL USING THE FPGA ALTERA 3
- 2013-04-18 20:04:49下载
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ds18b20
说明： ds18b20的Verilog程序，经测试验证可以使用。注意此版本为DALLS DS18B20而不是DS1820,注意加5K上拉电阻。(ds18b20 the Verilog process can be used to verify by testing. Note that this version rather than DALLS DS18B20 for DS1820, the attention of Canadian 5K pull-up resistor.)
- 2020-10-29 11:09:56下载
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AHB-answers
这个文档回答了很多关于AHB总线在使用上经常遇到的问题(this doc gives a lot of answers for using AHB bus when doing design)
- 2020-10-21 12:17:24下载
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cycloneII ep2c5 ep2c8
cycloneII ep2c5 ep2c8
- 2022-06-26 08:54:36下载
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