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T200071012217h
此源码为线性相位滤波的vhdl源码与设计心的体会，理论分分析与工程实践总结相结合，有非常大的参考价值 可直接使用。
(The source for the linear phase filter VHDL source code and design of the heart experience, theoretical analysis to summarize the combination of engineering practice, a very large reference value can be used directly.)
- 2012-07-10 16:08:08下载
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SPWM_FPGA
用FPGA实现SPWM波输出，其中包含三角波和正弦波(With the FPGA realization of SPWM wave output, including triangle wave and sine wave
)
- 2015-04-19 11:24:18下载
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verilog to write a telephone billing program
verilog 写的 电话计费器程序-verilog to write a telephone billing program
- 2023-01-29 16:55:03下载
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FSM_Robustness_Testing
基于有限状态机的健壮性测试研究。
关键词：健壮性测试；增强有限状态机；全球平台；安全通道协议(The Research of Robustness Testing Based on FSM)
- 2012-09-06 14:08:56下载
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Quartusrs232
串口通讯，与硬件联通调试过，收发程序是分开的。(Serial Communication)
- 2009-05-04 14:53:06下载
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MemoryGame-master
在开发板EGO1上实现的图形记忆游戏，白块按下确认建，黑色块不按确认键(memory game in verilog)
- 2020-12-19 16:29:10下载
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- 2022-03-20 01:15:24下载
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GetCPU
动态获取CPU使用率源码 可以加到压力测试里(Dynamic access to CPU use the source code
)
- 2014-06-28 18:56:23下载
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xj2
基于FPGA，利用VHDL语言对小车循迹进行设计。(Car tracking)
- 2011-11-01 22:36:25下载
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寄存器 32 位
顶级模块名称是 "_register32"。它包括许多包括 files(instance)、 _dff、 _dlatch、 和盖茨。
你可以看到整体的图表中，像 RTL 查看器后, 合成。
_register8 包含在顶部模块
- 2023-05-03 18:10:04下载
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