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数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设...

于 2023-08-29 发布 文件大小:169.70 kB
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数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用 并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、乐器等数字电子系统中。-NC divider output signal frequency is a function of input data. Using traditional methods of design, process and circuit design are complex and can modify the design of the results are poor and portability. NC VHDL divider based on the design, the whole process simple, fast, easy to modify, strong portability. He can use preset number of parallel addition and subtraction counter counter to achieve. Widely used in electronic equipment, musical instruments and other digital electronic systems.

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  • 802-11-Frame_E_C
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  • yinpine2
    基于NIOS2的VGA接口IP核,具有很好的借鉴性和参考性(NIOS VGA IP)
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    code for kcpcm3 : Describes the working of KCPCM3 embedded in picoblaze xilinx-code for kcpcm3 : Describes the working of KCPCM3 embedded in picoblaze xilinx
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  • add
    浮点加法器的用Verilog实现,32位的浮点加法器(Floating point adder Verilog)
    2021-02-28 12:49:35下载
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  • FPGA design of a full set of frequency data, I hope all of you ah like useful
    FPGA设计频率计全套资料,我希望对大家啊好似有用的-FPGA design of a full set of frequency data, I hope all of you ah like useful
    2023-01-04 19:10:03下载
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  • lbs_fpga_upld
    利用FPGA实现与powerpc的localbus数据接口代码。用verilog实现(localbus interface with PowerPC using Verilog)
    2020-11-25 22:59:38下载
    积分:1
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