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help_lib
1.JESD204B协议
2.Xilinx的JESD204B phy 核手册
3.Xilinx的JESD204B rx_tx 核手册7.1
4.Xilinx的JESD204B rx_tx 核手册7.2
5.verilog实现串口发送(1.JESD204B protocol
2.Xilinx JESD204B PHY core manual
3.Xilinx JESD204B rx_tx core manual 7.1
4.Xilinx JESD204B rx_tx core manual 7.2
5.verilog to achieve serial transmission)
- 2017-11-15 16:09:22下载
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此ip核是xvga视频接口控制器，主要针对xilinx公司的开发工具
此ip核是xvga视频接口控制器，主要针对xilinx公司的开发工具-This ip is nuclear XVGA video interface controller, the main target Xilinx
- 2022-01-25 16:44:58下载
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shiyan5
应用布莱克曼窗实现FIR滤波器，并绘制相应波形图案(Application Blackman window FIR filter, and draw the corresponding waveform pattern)
- 2014-01-09 11:50:49下载
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vga_interface_requiring_core_regeneration
vga interface with text rom. font size 80x40. core need core regeneration.
- 2013-05-19 02:09:10下载
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uart_slip
实现串口通讯以及SLIP协议传输数据，增加了特殊字符的转义(Realization of Serial Communication and SLIP Protocol)
- 2021-01-19 18:58:41下载
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基于路由器的实现交叉
路由器是Noc的重要组成部分。本文实现了一个简单的Noc路由器。该路由器的主要单元包括FIFO缓冲区、路由单元、控制单元、交叉开关和仲裁单元。在这种情况下，使用XY路由算法。这里没有使用流量控制机制。仲裁器的输出决定了纵横开关的选择线。这里5到1个mux构成一个纵横制交换机。有5个仲裁单位。存在5个路由逻辑单元。每个端口都有自己的路由单元。路由单元的输出包括本地、北、南、东和西。ie输出是5位向量。此输出的第0位表示本地端口，第1位表示北，第2位表示南等。对于本地仲裁器输入，是所有5个路由单元的第0位。对于北仲裁器输入，是所有5个路由单元的第1位。对于北仲裁器输入，是第1位
- 2022-11-06 11:20:03下载
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VHDL数字系统设计工程实践，包含实验的原理，真值表和结构图描述，以及相关的VHDL代码。...
VHDL数字系统设计工程实践，包含实验的原理，真值表和结构图描述，以及相关的VHDL代码。-VHDL digital system design engineering practice, including the principle of the experiment, truth table and chart descriptions, and associated VHDL code.
- 2022-03-31 18:00:55下载
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eluosi_game
这是一个基于NIOSII的俄罗斯方块游戏设计，是基于FPGA的，利用流模式DMA传输实现游戏。(This is a box based on the Russian NIOSII game design, is based on the FPGA, and the use of streaming mode DMA transfer realize the game.)
- 2007-09-29 23:52:25下载
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bitcount
it will count the bit
- 2010-03-13 23:53:26下载
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Top module name : SHIFTER (File name : SHIFTER.v)
2. Input pins: SHIFT [3:0],...
Top module name : SHIFTER (File name : SHIFTER.v)
2. Input pins: SHIFT [3:0], IN [15:0], SIGN, RIGHT.
3. Output pins: OUT [15:0].
4. Input signals generated from test pattern are latched in one cycle and are
synchronized at clock rising edge.
5. The SHIFT signal describes the shift number. The shift range is 0 to 15.
6. When the signal RIGHT is high, it shifts input data to right. On the other hand, it
shifts input data to left.
7. When the signal SIGN is high, the input data is a signed number and it shifts with
sign extension. However, the input data is an unsigned number if the signal SIGN
is low.
8. You can only use following gates in Table I and need to include the delay
information (Tplh, Tphl) in your design.
- 2022-06-13 02:00:08下载
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