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matlab code for JTAG cable checking
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fpgaspi
LabVIEW FPGA SPI implementation
- 2013-04-30 00:03:18下载
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Using VHDL programming asynchronous FIFO procedure can be run by the debugger
使用VHDL编程的异步FIFO程序 经调试可运行-Using VHDL programming asynchronous FIFO procedure can be run by the debugger
- 2022-03-23 14:37:37下载
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src
Crossroad traffic lights with visualization in tcl/tk and verilog code
- 2010-07-22 03:43:55下载
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signalintegrity
信号完整的一些总结，非常实用，适合开始着使用(A book for signal integrated)
- 2014-08-08 16:45:47下载
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uart vhdl代码
用于uart 的通信的vhdl代码，可以直接使用
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Four-controllable-counter
说明： 功能是（用Verilog语言的，内有比较详细的注释）：
（1）计数器的功能是从0到9999计数，并能以十进制数的形式在七段数码管上显示出来(包括七段数码管显示模块).
（2）该计数器有一个1个nclr和一个adj_plus端，在控制信号的作用下（见下表），计数器具有复位、增或减计数、暂停的功能。编写以上的程序的完整模块.
计数器的功能表
nclr adj_minus 功 能
0 0 复位为0
0 1 递增计数
1 0 递减计数
1 1 暂停计数
(Function is (with Verilog language, the more detailed comments): (1) counter function is from 0 to 9999 counts, and are able to form a decimal number on the seven-segment LED display (including the seven-segment LED display module). (2) The counter has a one nclr and a adj_plus side, under the action of the control signal (see below), the counter has reset, increase or decrease of count pause function. Complete the preparation of the above program modules. Counter function menu nclr adj_minus reset 0 0 0 0 1 1 0 counts counting suspended Count 1 1)
- 2011-03-01 22:47:51下载
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Verilog-classic-tutorial
Verilog经典教程，非常好的资料！值得一看！(Classic Verilog tutorials, very good information! Worth a visit!)
- 2012-11-12 09:32:53下载
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UART_TX
说明： fpga串口的接收程序基于verilog语言拿走不用谢。(The receiving program of FPGA serial port is based on Verilog language.)
- 2020-06-18 03:20:02下载
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一个具有同步置，异步清零的D触发器Verilog作业
设计一个具有同步置1，异步清零的D触发器。
设计一个类似74LS160的计数器(Design an D trigger with synchronous reset 1 and asynchronous reset.
Design a counter like 74LS160.)
- 2020-06-27 00:40:01下载
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