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MTKhardwaretraing

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MTK平台硬件培训MTK平台硬件培训MTK平台 GSM双频手机接收信号处理流程MTK平台 GSM双频手机接收信号处理流程 (MTK platform hardware training platform hardware training MTK MTK GSM dual-band mobile phone platform to receive the signal processing)

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MTKhardwaretraing.ppT,12231680,2006-09-21

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两位独立数码管100进制计数器，每1秒计数一次。从0到99，到99后又回到0....
两位独立数码管100进制计数器，每1秒计数一次。从0到99，到99后又回到0.-Two independent 100-band digital tube counters, every time 1 seconds count. From 0 to 99, to 99 and then back to 0.

2022-03-11 18:06:22下载

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VGA_FPGA
基于FPGA的VGA控制器，可在屏幕显示彩色条纹(A vga controller based on FPGA)

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ad9288
使用FPGA控制AD9288，方便移植，可以拿来直接使用，适合新手学习(Use FPGA control AD9288, easy migration, can be used to directly use for novices to learn)

2021-04-21 08:58:49下载

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二维高斯实现的Vhdl代码
这段代码是用来实现二维高斯滤波器的。

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SMII 到 MII 转换的VHDL代码
SMII 到 MII 转换的VHDL代码-SMII to MII conversion of VHDL code

2023-06-26 06:15:03下载

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RISC
RISC-DSP组合处理器设计优化[1].-RISC-DSP processor design portfolio optimization [1].

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初学ＶＨＤＬ有用的，了解后对复杂设计有很大帮助．
初学ＶＨＤＬ有用的，了解后对复杂设计有很大帮助．-VHDL beginner useful understanding of the complexity of the design has been inspired by them.

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m68000
VHDL code for MC68000

2011-06-21 17:17:00下载

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clock_seg
用FPGA分频，做一个有时分秒的时钟，并用数码管显示(FPGA divide a sometimes every minute clock, and digital display)

2013-05-20 13:53:06下载

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udp_send1
基于FPGA的UDP硬件协议栈，全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。支持外部phy的配置，支持GMII和RGMII模式。以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data_valid, input gtx_clk, output logic tx_en(UDP hardware stack, written in system verilog, do nt need CPU.Projgect includes MAC Layer,support phy configuration.support gmii and rgmii mode. the interface is as the follows: input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data)

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