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FPGA做从设备的IIC逻辑
用逻辑实现iic协议，其中fpga端作为从设备，接收主设备发送过来的信号，并解析。由于是是作为从设备，因此，也不需要发送对端的IIC地址，对外就是SDA和SCL这2根信号线
- 2022-04-08 08:36:38下载
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DDC_Ver1.0
数字下变频（DDC）在如今基于软件无线电的架构中对系统的整体性能决定性的影响，代码为基于Matlab的4通道DDC程序，程序中可以根据需要调节滤波器等参数评估DDC的性能对于使用FPGA实现DDC有较大的参考价值(Digital down conversion (DDC) in today' s architecture based on software radio system a decisive impact on the overall performance of the code for the 4-channel DDC Matlab-based program, the program can be adjusted according to filter parameters such as the use of performance assessment FPGA DDC DDC has achieved great reference value)
- 2010-08-04 18:33:14下载
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AHB DMA verilog
兼容AMBA 2.0 的DMA源码，具有两个MASTER, 一个SLAVE，通道可配。超级经典的电路结构，可以学习或直接使用，经过验证的。
- 2022-03-16 20:13:09下载
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TS 传输流的同步检测模块，该模块可以完成对输入的ts流的同步头检测和跟踪功能
TS 传输流的同步检测模块，该模块可以完成对输入的ts流的同步头检测和跟踪功能，使用该模块，需要注意的是，工作的时钟频率应该搞于ts流的输入时钟 2 倍以上，这样完成对ts流的低码流到系统时钟频率的转换和同步功能
- 2023-03-20 10:45:04下载
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JIAOTONGDENG
用VERILOG实现 交通灯控制，且运行正确，希望有帮助(Use VERILOG implementation traffic light control, and operation right, hope to have help)
- 2014-01-05 20:38:03下载
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DSP_INTERFACE
DSP与FPGA时序接口模块，已经经过测试，保证读写稳定(The Interface of DSP to FPGA)
- 2021-01-08 10:58:51下载
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Huffman-Decoder-master
用verilog编写的huffman解码程序(huffman decoder verilog)
- 2017-12-06 15:31:44下载
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gcounter1
数字钟vhdl实现，在线测试无误，具有闹钟，对表功能(Digital clock vhdl implementation, online testing is correct, with alarm, the table function)
- 2013-10-19 22:06:16下载
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fpga
pid算法控制电机运动，实现fpga与dsp的双口RAM通信(PID algorithm to control motor movement, the realization of FPGA and DSP dual port RAM communication)
- 2020-12-08 20:39:20下载
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进位选择加法器
应用背景这里的代码文件中所包含的电子与尊重加法器，结果和截图的加法器，加法器或夏天是一个数字逻辑电路进行数字的加法。在许多计算机和其他类型的处理器，加法器用于不仅是在算术逻辑单元，而且在处理器的其它部分，在那里他们被用来计算地址表指标、递增和递减运算符，和类似的操作。虽然加法器可以构造许多数值表示，如二进制编码的十进制或余三，最常见的加法操作的二进制数。在情况下，二进制补码或反码是用来表示负数，它是微不足道的修改成–加法器加法器减法器。其他符号数表示需要一个更复杂的加法器。关键技术这是文件包含所有类型的加法器是使用Verilog和silmulated在Xilinx回报等硬件描述语言Verilog软件编程语言不同，因为
- 2022-03-10 12:47:08下载
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