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cpu
说明： 一个简单的CPU设计，支持add，sub，mvi，mv四条指令，用Verilog语言编写，在Quratus II上编译通过，仿真正确。(A simple CPU design, support add, sub, mvi, mv four instructions, with the Verilog language, compiled by the Quratus II, the simulation is correct.)
- 2011-04-09 12:22:09下载
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crc循环冗余校验码，用于对传输信号进行编码校验，是信息更可靠...
crc循环冗余校验码，用于对传输信号进行编码校验，是信息更可靠-crc cyclic redundancy check code used to transmit coded signals to verify, the information is more reliable
- 2022-12-26 06:05:03下载
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FPGA
基于FPGA与LM4550B的AC97软声卡VHDL语言驱动，版本2.0-FPGA-based soft and LM4550B the AC97 sound card driver VHDL language, version 2.0
- 2022-10-28 20:25:03下载
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In this case is a convolutional code on a simple algorithm, using verilog HDL la...
本例是关于卷积码的一个简单算法，用verilog HDL语言编写，整个文档包括了产生卷积的整个工程。-In this case is a convolutional code on a simple algorithm, using verilog HDL language, the entire document, including the method of deconvolution of the whole project.
- 2022-02-05 20:03:55下载
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BCD
BCD码减法实现程序，非常完整，采用Verilog HDL语言实现。(BCD subtraction to achieve program code, very complete, using Verilog HDL language.)
- 2010-08-04 16:43:26下载
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JSFP
奇数分频-此程序对输入频率sysclk有奇数（X）分频的功能(Odd frequency- this program has an odd number of input frequency sysclk (X) frequency function)
- 2011-08-01 12:37:42下载
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基于FPGA的电子时钟设计
具体设计内容计时功能：电子表的基本功能，要求用LCD显示，显示格式是时、分、秒；校时功能：用户可以更改当前时间。设置闹钟时间：用户可以设置闹钟时间，其操作过程与校时过程一样；整点报时开关：整点报时可以由用户设定为开启或关闭两种状态，当整点报时开启时，电子表会在整点时发出1秒的闹铃声（在UP3的板上用一个LED表示）；闹钟功能开关：闹钟由用户设定为开启或关闭，当闹钟开关开启时，如果当前时间与设置的闹钟时间一致，发出长达10秒的闹铃声；
- 2022-11-29 04:25:04下载
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简单的APB I2S接口
简单的apb i2s接口，verilog代码，包括rtl实现和testbench(apb i2s interface . coded by Verilog. including rtl and testbench)
- 2019-01-18 16:52:05下载
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伪随机二进制序列无符号17位计数器
这通过反馈来实现一个 17 位伪随机的无符号计数器异或的位 0 和 3。 注意 ︰ 如果也绝不是独家使用相反，这会反相平行的位模式 & 这将意味着所有位都零是一种有效模式和所有那些不都是有效。 目前所有的都是有效的。
- 2022-12-08 06:25:03下载
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fifoi
基于Xilinx Vertex2的可综合的2048x10位的读写可控制FIFO模块源代码，深度可控(Based on the Xilinx Vertex2 can be integrated 2048x10-bit read and write can control the FIFO module source code, the depth of controllable)
- 2008-12-19 00:17:51下载
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