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SystemVerilog验证++测试平台编写指南
说明： 基于sv的uvm平台搭建实战，对于验证方法学来说，分层的测试平台是一个关键的概念。虽然分层似乎会使测试平台变得更复杂，但它能够把代码分而治之，有助于减轻工作负担，而且重复利用效率提升。验证平台可以类似分为五个层次：信号层、命令层、功能层、场景层和测试层。(Construction of UVM platform based on SV)
- 2020-07-19 16:18:46下载
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讲解快速傅里叶变换
讲解快速傅里叶变换--FFT快速算法的文章。-On Fast Fourier Transform- FFT fast algorithm for the article.
- 2022-06-01 02:12:26下载
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FPGA正弦信号发生器
基于verilog hdl编写的FPGA正弦信号发生器，已测试。(FPGA sine signal generator)
- 2020-11-10 10:59:46下载
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newViterbi217
基于IEEE802.11n标准,采用verilog语言设计的(2,1,7)卷积码viterbi译码器,支持1/2,2/3,3/4,5/6四种码率的译码,以测试无误(IEEE802.11n standard Verilog language design (2,1,7) convolutional code viterbi decoder support 1/2, 2/3, 3/4, 5/6 four bit rate decoding to test and correct)
- 2020-06-29 08:40:01下载
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高速度 URDHAVA 乘数
高速度的处理器大大取决乘数就是其中一个关键硬件块在大多数数字信号处理系统以及一般处理器中。这一项目提出了高速度 8 x 8 位吠陀乘法器结构相当不同于传统的乘法像添加和转移方法。所提出的最重要方面是方法的，发达国家的乘数体系结构方法的基于古代印度吠陀数学的垂直和横向结构。它在一个步骤中生成的所有部分产品和它们的总和。这也给机会为模块化设计可以用于小块设计更大。所以设计复杂性获取输入的较大号的位数减少和模块化获取增加。拟议的吠陀乘数编码中 VHDL （非常高速度集成电路硬件描述语言），合成和模拟使用 EDA (电子设计自动化) 工具-XilinxISE12.1i
- 2022-06-19 04:22:44下载
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Tempe_deteV2.1
说明： FPGA接收串口UART发来的指令设定温度报警值，实时采集DS18B20温度传感器并显示，带报警功能(FPGA receives the instruction from UART, sets the temperature alarm value, collects and displays DS18B20 temperature sensor in real time, with alarm function)
- 2021-04-13 13:28:56下载
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spwm
关于SPWM调制设计VHDL代码
关于SPWM调制设计VHDL代码(SPWM modulation on the design of VHDL code design on the VHDL code modulation SPWM)
- 2021-03-16 09:19:22下载
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code
浙江大学体系结构实验代码 实现流水线的forwarding(Architecture, Zhejiang University Experimental code pipeline forwarding)
- 2020-09-26 11:57:46下载
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用VHDL实现十六位移位乘法器 才有移位相加法来实现
用VHDL实现十六位移位乘法器 才有移位相加法来实现-Use VHDL to achieve 16-bit shift multiplier shift only the sum of law to achieve
- 2022-04-17 17:23:11下载
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采用Verilog HDL硬件语言设计,实现基本的公用电话计费功能,设计完整....
采用Verilog HDL硬件语言设计,实现基本的公用电话计费功能,设计完整.-Using Verilog HDL language hardware design, the realization of the basic public telephone billing function, design integrity.
- 2022-02-25 23:14:29下载
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