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用vhdl来实现的数字频率合成的技术，几乎很全的，所有的都有...

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用vhdl来实现的数字频率合成的技术，几乎很全的，所有的都有 -Use VHDL to realize the digital frequency synthesis technology, almost the whole of, all have

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3Digit_7segment_ind_decoder
3 Digit BCD to 7 segment indicator decoder

2015-03-05 16:49:04下载

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显示频率测量，外接24MHz晶振，显示数据为三位，分四个档来测量-show frequency measurement, external 24MHz crystal oscillator, the data show that three, four hours to measure stalls

2022-03-16 13:33:43下载

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CameraLink_Oserdes2_test
40M时钟输入经过iserdes倍频到960M(input 40M o clock and output 960M )

2014-02-25 14:06:38下载

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VHDL项目设置：FLV
vhdl项目设置： flv的 -VHDL Project Settings: flv

2022-07-18 14:46:43下载

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biaojue4
此代码实现4人表决功能，4人中有三人同意即为通过。(Four voting)

2013-10-29 21:46:07下载

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不足20元的PCI设计，含ABEL源代码。
不足20元的PCI设计，含ABEL源代码。-PCI design less than 20Yuan ,including ABEL code

2022-01-24 17:08:50下载

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AES
AES算法部分模块行位移列变换以及主题程序加密解密(AES algorithm transforms part of the module rows and columns relating to the displacement of encryption and decryption program)

2016-04-14 12:05:02下载

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[verilog]dcfifo_256x32
双时钟域FIFO(This is self-defined Dual-Clock FIFO, using logic lut resources. Dual-Clock FIFO, Depth: 256 Width: 32 USEDW: Y FULLL:Y EMPTY:Y)

2017-05-10 13:25:41下载

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digital_lock_vga_display
Altera DE1平台的数字密码锁设计，可以驱动VGA显示(Altera DE1 platform digital password lock design, can drive VGA display)

2017-10-31 10:41:38下载

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example
一个电子秒表，最大显示59.99,具有暂停和reset功能(An electronic stopwatch, the maximum display 59.99, with a pause and reset functions)

2013-12-17 12:28:14下载

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