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VERILOG HDL 实际工控项目源码 开发工具 altera quartus2

于 2022-02-07 发布 文件大小:1.17 MB
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VERILOG HDL 实际工控项目源码 开发工具 altera quartus2-verilog HDL actual industrial projects source development tools altera quartus2

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  • 杉木过滤器
    应用背景与转置结构的FIR滤波器的设计基于延迟元件作为D触发器单元。加法器乘法器和延迟元件设计中扮演着重要的角色。它完全建成4抽头的FIR滤波器的设计与常规设计。在 ;信号处理,一个 ;有限脉冲响应(FIR) ;过滤器是一种过滤器 ; ;脉冲响应的 ; ;(或响应任何有限长度的输入)是有限 ; ;时间,因为它解决了在有限的时间内为零。这是在对比 ;无限脉冲响应(IIR)滤波器 ;,其中可能有内部反馈和可能继续无限期地回应(通常衰减)。关键技术它将实现在Xilinx ISE Design Suite 14版合成。 ;
    2022-02-20 21:36:19下载
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  • 是一个用vhdl语言编写的pwm程序,可以方便地用来和nios连接,实现对nios的功能扩展。...
    是一个用vhdl语言编写的pwm程序,可以方便地用来和nios连接,实现对nios的功能扩展。-is a VHDL language with the PWM procedures can be used to facilitate connections and nios, nios to achieve a functional extension.
    2022-07-11 04:57:55下载
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  • Configurable cpu core that supports Z80, 8080 and gameboy instruction sets
    Configurable cpu core that supports Z80, 8080 and gameboy instruction sets
    2023-04-10 04:00:03下载
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  • 23565785scan_led
    Quartus环境下的7段扫描显示电路的源程序(Quartus environment of the seven scanning display circuit of the source)
    2006-12-11 17:11:41下载
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  • fir_filter
    LOW pass FIR filter for multirate processing
    2015-02-09 09:59:02下载
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  • verilog编写的1024点的fft快速傅立叶变换代码
    说明:  FFT 1024 point, in 10 state
    2020-12-18 20:29:11下载
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  • chuankou_huihuan
    说明:  FPGA与PC端实现串口数据的收发,先从PC端接收数据,然后发回给电脑,可通过串口助手验证。(The serial port data is sent and received between the FPGA and the PC. First, the data is received from the PC, and then sent back to the computer. It can be verified by the serial port assistant.)
    2020-06-16 10:20:01下载
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  • pl_read_write_ps_ddr
    说明:  PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重,常常需要将 PL 端的大量数据实时送到 PS 端处理,或者将 PS 端处理结果实时送到 PL 端处理,但是各种协议非常麻烦,灵活性也比较差,直接通过 AXI 总线来读写 PS 端 ddr 的数据,这里面涉及到 AXI4 协议,vivado 的 FPGA 调试等。(The efficient interaction between PL and PS is the top priority of zynq 7000 SoC development. We often need to send a large amount of data from PL to PS for real-time processing, or send the processing results from PS to pl for real-time processing. In general, we will think of using DMA for processing, but various protocols are very troublesome and the flexibility is poor. This course explains how to use Axi directly Bus to read and write DDR data of PS terminal, which involves axi4 protocol, FPGA debugging of vivado, etc.)
    2021-01-22 17:46:44下载
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  • 《HELLO FPGA》-软件工具篇
    说明:  学习使用quartus modelsim(learn to uee quartus modelsim)
    2020-03-18 09:24:22下载
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  • Synopsys使用基本步骤使用的集成工具,有用的好东西
    使用synopsys的基本步骤,综合工具的使用说明,有用的好东西-Synopsys using the basic steps to use the integrated tools, useful good things
    2022-04-06 15:39:11下载
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