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verilog 代码

于 2022-02-13 发布 文件大小:5.12 kB
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代码说明:

下面的文件,包括各种RTL代码一样,全加器,defparam例如,还包括位运算符,逻辑运算符和多家运营商,半加器,复用器,多路复用器。这可能会帮助你理解的Verilog整个概念。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • 自己做的乘法累加器的verilog代码,移植性强
    应用背景 可用于FIR滤波器的设计,移植性强。现在有代码是根据xilinx V4的硬件做的。可很方便的进行小的改动,去适应其它公司或版本的硬件IP核。不做改动也没问题。应该不用综合到IP core以外的逻辑中去。 关键技术 完全与xilinx的V4的DSP48硬件资料相同,比用IP generate产生的IPcore的好处就是可以随便换到其它芯片的代码中,甚至是altera的芯片中,也能编译通过。并且,对于乘法累加器不了解的筒子可以做个参考!
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