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8位简单的RISC-CPU的设计

于 2022-02-21 发布文件大小:967.26 kB

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代码说明：

精简指令集的整体设计实现了简单的8位RISC CPU的基础功能，包括加，减，与，或，异或等操作，还可以对RAM进行读取或写入操作。另外，还有RISC_CPU的实验报告，里面包含了RISC-CPU的设计原理及仿真结果。

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Verilog RS232代码，分为三个模块，时钟产生模块，发送数据模块，接收数据模块。整个工程的功能是，你从串口上位机发送什么数据，串口就将该数据重新发送回上位机

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uart
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4tap FIR filter in verilog code

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Verilog-classic-tutorial
Verilog经典教程，非常好的资料！值得一看！(Classic Verilog tutorials, very good information! Worth a visit!)

2012-11-12 09:32:53下载

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buffer
用verilog实现的buffer，经过了fpga平台验证。(Implement buffer with verilog.)

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A4_Uart_Top
串口！这是一个使用的通信程序，非常好用。(serial port Serial port! This is a communication program used, very useful.)

2020-06-17 14:00:01下载

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