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MSK
FPGA中实现的MSK调制，带modelsim仿真。实际系统测试通过：载波和调制波信号频率可调。调制框图请参见樊昌信 通信原理247页(MSK modulation implemented in FPGA with modelsim simulation. The actual test system: a carrier wave signal and the modulation frequency is adjustable. See Fan Changxin modulation block diagram of communication theory 247)
- 2021-05-13 08:30:02下载
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Verilog HDL 频率可调的任意波形发生器
Verilog HDL数字系统设计项目，频率可调的任意波形发生器，可以输出正弦波、方波、三角波和反三角四种波形(Verilog HDL digital system design projects, adjustable frequency arbitrary waveform generator can output sine wave, square wave, triangle wave and the anti-triangular four waveform)
- 2011-05-08 03:21:34下载
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一个两位数0-99升降计数器Verilog
这是一个0上下计数器的设计是为了在FPGA显示一七段显示的数字代码。这里的二七段已被编程代码中以这样的方式，他们可以显示0-99的数字。UD控制信号用于控制是否反会上升或下降取决于价值。&；nbsp；
- 2022-09-01 21:25:03下载
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rs(7,3)verilog编码
实现方法大同小异，这个亲测仿真无误,内含有全部quartursII文件
- 2022-02-15 21:08:59下载
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vivado2017+下的HDMI环路视频代码（AX7103）
在黑金AX7103板子上（A7）实现的demo工程中，存在一些bug。给与修正
- 2022-05-12 17:34:33下载
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USB的VERILOG控制代码
这个代码是USB的控制代码，可实现USB的发送与接收数据功能。里面有4个文件，新建一个工程即可编译运行。
- 2023-01-21 05:30:04下载
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FPGA硬件实现数字时钟
数字时钟：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。
另外让我想到实验三的任务四就类似与做一个数字时钟，0分00秒到9分59秒，当时只是只实现了计数，暂停，清零的功能还有校分和报时的功能没有实现，于是就想自己做一个真正的时钟时分秒都能显示并且能清零、校分、整点报时。
做一个数字时钟，从00时00分00秒到23时59分59秒的数字时钟，其中一个开关管脚可以清零使数码管直接显示00时00分00秒，一个LED管脚整点报时，只要29分或者59分就亮一分钟，两个校分开关管脚一个用来拨快分显示器、一个用来拨慢分显示器，两个校时开关管脚一个用来拨快时显示器、一个用来拨慢时显示器。
- 2022-01-21 03:33:16下载
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H.264 Verilog Decoder
nova是一个低功耗的H.264/AVC基线解码器，面向移动应用。它是一种专用的、全硬连线的ASIC设计，不使用任何GPP/DSP核
- 2022-09-21 08:50:03下载
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I2C总线111
说明： 此程序为调试通过的程序，带有I2C总线功能的程序.(this procedure through the debugging process, with I2C bus function procedures.)
- 2005-11-05 13:51:27下载
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Reread-machine-program
通过凌阳16位单片机实现复读机的应用的程序。(By Sunplus 16-bit MCU repeater application process.)
- 2011-07-30 16:09:07下载
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