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改变盒FPGA DE2

于 2022-03-06 发布 文件大小:2.40 MB
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代码说明:

Alter kit FPGA de2-35 This project shows a cascade motion through board leds.-Alter kit FPGA de2-35 This project shows a cascade motion through board leds.

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  • fenpin
    开发工具是quartus II 7.0以上版本,这是一个verilog语言的分频器设计,个人作业设计,供参考学习(verilog,quartus II 7.0)
    2012-06-15 11:02:00下载
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  • (Avalon-ST)-interface_from_liu
    IP 核的接口(The Avalon® Streaming (Avalon-ST) interface)的使用说明,和程序(IP core interface (The Avalon Streaming (Avalon-ST) interface) instructions for use, and procedures)
    2012-09-16 13:41:57下载
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  • LED70
    可供初学者学习 比较简单 一读就能明白 LED7数码显示程序(Relatively simple for beginners to learn the first reading of the digital display program will be able to understand LED7)
    2011-05-06 22:53:28下载
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  • 这里收录的是《VHDL基础及经典实例开发》一书中12个大型实例的源程序。为方便读者使用,介绍如下: Chapter3:schematic和vhdl文件夹,分...
    这里收录的是《VHDL基础及经典实例开发》一书中12个大型实例的源程序。为方便读者使用,介绍如下: Chapter3:schematic和vhdl文件夹,分别是数字钟设计的原理图文件和VHDL程序; Chapter4:multiplier文件夹,串并乘法器设计程序(提示:先编译程序包); Chapter5:sci文件夹,串行通信接口设计程序; Chapter6:watchdog文件夹,看门狗设计程序; Chapter7:taxi文件夹,出租车计价器设计程序; Chapter8:elevator文件夹,高层电梯控制器设计程序; Chapter9:cymometer1和cymometer2文件夹,前者是计数测频设计程序,后者是等精度测频设计程序; Chapter10:digital_lock文件夹,数字密码锁设计程序; Chapter11:I2C文件夹,I2C控制器设计程序; Chapter12:fifo文件夹,异步FIFO设计程序; Chapter13:dds文件夹,数字频率合成设计程序; Chapter14:vLA文件夹,虚拟逻辑分析仪设计程序。 -this book includes 12 detail examples of the source program
    2023-04-08 00:15:03下载
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  • VerilogHDL
    基于verilog convolutional coding 的卷积编码(verilog convolutional coding )
    2012-05-09 22:56:42下载
    积分:1
  • A signal can be stretched any one CLk the VHDL source code examples. See documen...
    一个可以把信号拉长任意个CLk的VHDL源码例子。详见说明文档-A signal can be stretched any one CLk the VHDL source code examples. See documentation
    2022-03-24 02:54:32下载
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  • agc_gen2
    AGC(自动增益放大) Verilog代码 设计可以参考 第二部分(AGC (automatic gain control) can refer to the Verilog code design )
    2015-04-14 01:17:31下载
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  • 用VHDL硬件描述语言实现的对FPGA(Cyclone II)的配置的VHDL源代码。...
    用VHDL硬件描述语言实现的对FPGA(Cyclone II)的配置的VHDL源代码。-VHDL hardware description language for FPGA (Cyclone II) configurations VHDL source code.
    2022-07-11 15:27:50下载
    积分:1
  • 24_Timer
    说明:  使用Verilog编写的24位定时器,具有apb 总线接口,可以设置工作方式和计数初值。(The 24-bit timer written by Verilog has APB bus interface, which can set working mode and count initial value.)
    2021-04-27 21:38:44下载
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  • matlab
    matlab file for image contrast..
    2010-08-18 03:02:21下载
    积分:1
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