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基于FPGA数字频率计

于 2022-03-07 发布 文件大小:17.06 MB
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基于FPGA数字频率计,VHDL,quartus,8位频率显示,精确度高

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    是一个用vhdl语言编写的pwm程序,可以方便地用来和nios连接,实现对nios的功能扩展。-is a VHDL language with the PWM procedures can be used to facilitate connections and nios, nios to achieve a functional extension.
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    基于FPGA的数字钟的设计,外部时钟32MHz,通过分频器得到秒脉冲,用于正常工作时的计数脉冲。通过分频还得到一个5ms的脉冲,用于按键的消抖(具体原理可见程序)。输入的信号有三个:1.时钟信号2.校时模式设置按键3.校时调整按键,输出通道6位数码管。共有:校时模块,24计数的小时计数模块,60计数的分钟计数模块,60计数的秒钟计数模块。
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