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float_int
自己编写的，浮点数与整数之间的转换的Verilog HDL实现(Written by myself, it is converted into Verilog HDL integer floating point implementation)
- 2020-12-18 10:29:11下载
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tb_time_offfset
说明： offset_cancellation code for matlab to hdl
- 2020-06-17 12:20:02下载
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eluosi_game
这是一个基于NIOSII的俄罗斯方块游戏设计，是基于FPGA的，利用流模式DMA传输实现游戏。(This is a box based on the Russian NIOSII game design, is based on the FPGA, and the use of streaming mode DMA transfer realize the game.)
- 2007-09-29 23:52:25下载
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异步FIFO
这是一个异步的FIFO模块，还有5个部分，比较器，写满读空状态标志，和一个RAM模块，是编写一些大型程序的基础模块。谢谢大家，期望大家能够用得着
- 2022-10-11 11:20:03下载
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Риторика_Зачетная работа
说明： access must be conf urr arr
- 2019-05-29 20:23:53下载
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Endat2_1_freq
用verilog实现endat2_1驱动,并用signalTap捕捉信号。(Using verilog achieve endat2_1 drive and use signalTap capture signal.)
- 2021-04-26 15:08:45下载
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XAPP200_ddr_sdram_64b
Xapp 200 64 bit DDR SDRAM design files for Xilinx Vertix
- 2011-01-19 09:45:06下载
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04_ep2c8_vga_test
VIP FPGA板的配套例子，这个是VGA格式lcd液晶屏幕显示用。(VIP board supporting example of this is the VGA format PREVIEW.)
- 2013-10-18 19:03:37下载
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i2c
uboot i2c driver code for arm a5 dual core cpu imapx820, which is an soc of infotmic.
- 2012-10-18 21:51:29下载
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加密算法的 VLSI 实现
你好，每一个
这是实现的 RC4 加密算法，开发基于从互联网采取的想法
它是非常易于使用：
的步骤： 1：首先，发出复位 (rst)
步: 2:将密码字节--加载到的 password_input 端口。密码的长度是 KEY_SIZE
一步： 3：执行密钥扩展的问题 768 时钟
一步： 4：该模块丢弃根据 RFC 4345 流的第一次弱字节 1536年时钟稍候。
一步： 5：现在，您应该开始接收通过输出总线，一个字节的伪随机流每个时钟。Output_ready 信号信号在输出 K.当存在一个有效的字节时
加密：
通过互联网通信需要对传输数据的每一位应该是很高安全加密虽然因此转移 RC4 来玩。这种算法瀑布流密码，可在其中一点一点地执行加密的类别下。
- 2022-05-17 15:31:05下载
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