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the_last
VHDL语言实现两个人掷骰子游戏，最多6次，大者胜则结束游戏并在点阵上显示，一直平手则一直进行直到达到6次。(Achieving the dice game between two people by using VHDL language.The maximum number of times is 6.The game will over when there is a biger one in one time,otherwise,the game will continue until the time of the game is up to 6.)
- 2021-01-21 12:18:42下载
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TrackMe
人的移动的跟踪，VERILOG实现，能跟踪人的画面移动(Tracking the movement of people, VERILOG realize that can track the person)
- 2021-04-29 15:48:43下载
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AHBtoAPB
AHBtoAPB设计基于AMBA总线协议的APB Bridge设计(AHB to APB designThe AHB to APB bridge interface is an AHB slave. When accessed (in normal operation or system test) it initiates an access to the APB.)
- 2012-01-30 12:47:15下载
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两个例子提醒我们如果我们要使用锁存器则不需要任何操作，如果我们想避免锁存器的话，我们要让这个元器件的每一个可能条件赋予一个值...
两个例子提醒我们如果我们要使用锁存器则不需要任何操作，如果我们想避免锁存器的话，我们要让这个元器件的每一个可能条件赋予一个值-signal or variable "" may not be assigned a new value in every possible path through the Process Statement
- 2022-05-22 18:34:33下载
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pgaasm
is61lv25616简单的verilog程序，完成sram读写 主要是基于FPGA(EP2C8Q208I8)下的SRAM驱动(1lv25616 simple verilog program, complete sram read and w1lv25616 simple verilog program, complete sram read)
- 2017-06-19 13:08:08下载
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使用VHDL实现锁相环,是个学习VHDL的好例子,与众分享
使用VHDL实现锁相环,是个学习VHDL的好例子,与众分享-PLL using VHDL, VHDL is learning a good example, sharing with the public
- 2023-08-12 00:15:02下载
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HDLstyle
学习xilinxVHDL语言的一本好书，为官方资料，可方便读者熟悉xilinx的代码风格(A good VHDL,it s fittable for the reader to be familiar with the style of xilinx)
- 2009-10-02 08:42:47下载
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Turbo编码器
第 2 章LUT-日志-BCJRARCHITECTUREConventionalLUT-日志-BCJR 体系结构的能量消耗不通过简单 reducingtheir 时钟频率和吞吐量大大减少。这促使我们新型建筑便开始步入 ACS 基础电路系统是专门为了在具有最少的硬件复杂度，因此较低的能耗。< 跨度 style="font-size:12.0pt;line-height:150%;font-family：""> 我们验证我们的体系结构的前提下的 LTE turbo 译码，并表明它具有订单 ofmagnitude 更低的芯片面积，因此节能降耗的 state-of-the-artLUT-Log-BCJR 实现了 71%。我们的方法与先进的马克斯-日志-BCJRimplementations 相比，便于整体能耗的在 58 米以上的传输范围减少了 10%。
- 2022-07-17 01:46:12下载
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RS_CC_ENC
OFDM系统新型CC编解码的verilogHDL设计，与RS编码级联，经测试误码率性能提高(OFDM system verilogHDL new CC codec design, coding and RS cascade, tested BER performance improvement)
- 2020-12-31 10:58:59下载
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FPGA——IP_RAM实验
说明： FPGA——IP_RAM实验：
创建IPRAM核，单端口，10位地址线（256字节），8位数据线（每字节8byte），读写使能
input [9:0] address;
input clock;
input [7:0] data;
input wren; //置1则写入
output [7:0] q;
LNXmode：控制LEDC显示
1：mode1，从k1~k3输入data的低4位，ledb计时，从0~f，计时跳变沿读取k1~k3的值，存入RAM
8个数之后，从RAM输出数据，用leda显示，同样每秒变化一次(The experiment of FPGA-IP_RAM:
Create IPRAM core, single port, 10 bit address line (256 bytes), 8 bit data line (8 byte per byte), read and write enablement)
- 2020-06-22 04:20:02下载
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