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20190717
uart documentation, july 17, 2019. the document describes the basics of verilog programming and how to implement them on an fpga device
- 2020-06-21 21:40:01下载
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A VHDL design with the use of powerful 32
一个使用VHDL设计的具有强大功能的32位CPU，这个文件包含了与之配套的PCI位码文件及配置程序。-A VHDL design with the use of powerful 32-bit CPU, this document contains a complete set of the PCI code files and configuration procedures.
- 2022-08-10 06:36:50下载
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fadd16
实验用16位全加器的VHDL代码，适合初学者学习，数电学习的好工具。
(Experiment with 16-bit full adder VHDL code for beginners to learn, a good tool to learn a few power.)
- 2010-05-11 20:37:34下载
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九层单个电梯的控制系统设计和测试代码rar
说明： 这是一个单个的九层的电梯控制系统的VHDL代码，具有外部上下楼控制按钮和内部上下楼控制按钮。另外还有测试代码。(This is a design of nine floor lift control system with VHDL code and testbench.)
- 2020-06-19 22:03:11下载
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用VHDL语言实现的图像传感器TCD132D的时序驱动代码,时序精准!
用VHDL语言实现的图像传感器TCD132D的时序驱动代码,时序精准!-VHDL language with the image sensor TCD132D realize the timing-driven code, timing accurate!
- 2022-01-26 02:25:08下载
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RS_5_3_CODEC
完成RS（5，3）编码程序，运用Verilog语言。(Complete the RS (5,3) coding process, the use of Verilog language.)
- 2010-05-25 21:21:34下载
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xmatchpro无损压缩
应用背景这个无损数据压缩系统的xmatchpro算法 衍生物；从来源 ； ；以前的研究 ； ；的 ； ；作者 ；和 ；在进步 ； ；FPGA技术。使用这种技术提供的灵活性是非常大的兴趣，因为芯片可以容易适应特定应用的要求。这个在一定的弊端； ； ； ；以前的 ；方法是 ； ；克服了 ； ；使用 ； ； xmatchpro ；算法；设计。的目标，然后以获得更好的压缩比，并仍然保持高吞吐量和高吞吐量，因此，这和，压缩/解压缩和，过程和，不，不，慢和，原系统的。关键技术UNIX的 ； ；实用 ；“压缩” ；采用lempel-ziv-2 ； ； ；（LZ2）算法和 ； ； ；数据Lempel-Ziv压缩 ； ； ；（dclz）的家庭 ； ；压缩机 ；最初发明 ； ；的 ；休利特—目前帕卡德和 ； ；& nbsp；通过开发 ； ；啊哈[ 17 ]，[ 18 ] ；使用也 ； ；LZ2 ；衍生物。邦顿 ；和 ；博列洛 ；另一本 ； ；LZ2 ；在实施 ； ；[ 19 ] ；， ；提高 ；在 ；数据压缩Lempel-Ziv算法。
- 2022-04-09 16:54:49下载
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SV-Combinational-Logic
system Verilog combinational logic
- 2017-01-24 18:50:29下载
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用VHDL语言编写的实现8位数据的并串转换，可下载在FPGA中
用VHDL语言编写的实现8位数据的并串转换，可下载在FPGA中-VHDL language with the realization of an 8-bit data, and the string conversion, can be downloaded in the FPGA in
- 2022-04-15 10:43:06下载
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基于dds的波形发生器
说明： DDS的基本原理主要由五部分组成，分别是；相位累加器，正弦波形存储器，数模转换器，低通滤波器和时钟，将相位累加器输出的数据作为地址，用来查询表的数据，将取出的正弦数据通过数模转换器输出模拟信号，模拟信号再通过一个低通滤波器输出纯净的正弦波信号。(The basic principle of DDS is mainly composed of five parts: phase accumulator, sinusoidal waveform memory, digital to analog converter, low-pass filter and clock. The output data of phase accumulator is used as address to query the data of table. The extracted sinusoidal data is output analog signal through digital analog converter, and the analog signal is output pure sine through a low-pass filter Wave signal.)
- 2020-09-16 23:34:30下载
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