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VHDL参数化浮点乘法器
资源描述利用VHDL语言编写的浮点乘法器，可自定义浮点数位数，即乘数的参数化。具体为二进制有符号的浮点乘法器，二进制补码进行浮点运算。浮点数的表示是仿照IEEE格式，设置成自定义形式。
- 2022-01-31 20:33:10下载
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ov7620的CPLD采集程序，VHDL语言
ov7620的CPLD采集程序，VHDL语言-ov7620 CPLD acquisition procedures, VHDL
- 2022-10-29 18:00:04下载
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stopwatch-based-on-VHDL
基于VHDL的电子秒表的设计，使用VHDL语言描述一个秒表电路，利用QuantusII软件进行源程序设计，编译，仿真，最后形成下载文件下载至装有FPGA芯片的实验箱，进行硬件测试，要求实现秒表功能。(Design of electronic stopwatch based on VHDL)
- 2013-11-27 15:42:41下载
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使用FPGA的FIFO，状态机，乒乓操作等实现了异步UART。
使用FPGA的FIFO，状态机，乒乓操作等实现了异步UART。-The use of FPGA-FIFO, state machine, ping-pong operation to achieve the asynchronous UART.
- 2022-12-07 20:00:03下载
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7段数码显示译码器
7段数码显示译码器-seven of the digital display decoder
- 2022-01-26 04:02:10下载
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scia_loopback_interrupts
TI F28027 SCI 源码，中断，FIFO，LoopBack使能(TI F28027 SCI source code, interrupt, FIFO and Loopback enalbe)
- 2020-11-18 15:29:40下载
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fft_ex1
基于verilog的FFT设计，使用vivado作为开发平台(Verilog based on the FFT design, the use of vivado as a development platform)
- 2021-02-24 23:39:39下载
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fenpin
开发工具是quartus II 7.0以上版本，这是一个verilog语言的分频器设计，个人作业设计，供参考学习(verilog，quartus II 7.0)
- 2012-06-15 11:02:00下载
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SRIO-phy-code
SRIO接口物理层的实现代码，非常复杂，完全自己用verilog编写，支持5G速率，可以作为开发参考(SRIO interface implementation code, the physical is very complex, completely written in verilog, support rate of 5 g, will be helpful to the development)
- 2020-10-01 11:57:42下载
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SineGen
Basic VHDL code to create a sine wave generator for an FPGA board.
- 2014-01-24 01:04:15下载
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