-
潘松编写的EDA书籍！学习FPGA的好帮手！
潘松编写的EDA书籍！学习FPGA的好帮手！-Pinson prepared by the EDA books! Learning FPGA a good helper!
- 2023-01-24 08:30:05下载
- 积分：1
-
32位ALU
这个我弄了好久，伤心了。不过，自己喜欢，终于把他给做了出来，过程是相当的复杂，不信。你们可以下下来看看，有不懂得可以咨询我
- 2022-03-04 00:04:32下载
- 积分：1
-
AXI-full
axi协议中的full子协议，可用于直接访问zynq器件的ddr器件。(The full sub protocol in the Axi protocol can be used to direct access to the DDR device of the zynq device.)
- 2018-03-15 10:40:55下载
- 积分：1
-
LEDWATER
说明： LIUSHUIDENG VHDLYUYAN XIADE SHUIDENG(LEDWATER I WRITER IT MYSILF.IT'S EASY ! YOU CAN WRITER IT,TOO)
- 2017-08-31 11:17:13下载
- 积分：1
-
多thershod电源
静态功耗减少使用多 thershld< 跨度 style="font-size:12.0pt;line-height:115%;font-family:"color:#222222;background:white ；"> 多阈值 CMOStransistors 是非常手术滴备用泄漏功率 duringwhen IC 为较长时间内不活动。最近，功率 gatingscheme 提出了维护多个关闭电源模式和减小电极电源甚至短的不活跃时期。但是，这种系统能进行从高灵敏度对工艺参数变化。我们建议新浇注逻辑开关，是容错过程和 reducepower 在任何数字电路。预计的提案需要很少的金额项目努力和妥协降低功耗较大和较低的面积开销比早些时候的方法。此外，它可以团结生存系统 toproposition 额外的静态功耗减少方面受益。考试广泛娱乐的成果证明成功的拟议的设计
- 2023-03-16 10:55:03下载
- 积分：1
-
spi
VHDL实现SPI功能源代码
-- The SPI bus is a 3 wire bus that in effect links a serial shift
-- register between the "master" and the "slave". Typically both the
-- master and slave have an 8 bit shift register so the combined
-- register is 16 bits. When an SPI transfer takes place, the master and
-- slave shift their shift registers 8 bits and thus exchange their 8
-- bit register values.(SPI realize the functional VHDL source code The SPI bus is a 3 wire bus that in effect links a serial shift register between the )
- 2021-04-29 10:58:43下载
- 积分：1
-
eda
EDA 正弦信号发生器：正弦信号发生器的结构有四部分组成，如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6，6位计数器或地址发生器CN6，正弦波数据存储器data_rom。另外还需D/A0832（图中未画出）将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟，输出一路分频的频率为32MHZ的片内时钟，与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，以减少片外干扰 还可以改善时钟的建立时间和保持时间，是系统稳定工作的保证。CNT6用来将32MHZ进行8分频得到4096HZ的频率提供给CN6与data_rom时钟信号。由CLK端输入20MHZ的时钟信号，在DOUT端就可输出稳定的正弦信号。(Sine signal generator has the structure of four parts, as shown in figure 1 below. The 20 MHZ phase lock loop PLL20 output all the way of frequency doubled within 32 MHZ slice clock, 16 counter or prescaler CNT6, six counter or address generator CN6, sine data storage data_rom. In addition to D/A0832 (shown in not draw) will digital signal into analog signals. This design using the phase lock loop PLL20 input frequency for 20 MHZ clock, the output of the frequency of all points frequency of 32 pieces (MHZ clock, and comes directly from the external clock, compared to this piece of clock can reduce the clock in delay and clock deformation, to reduce the interference of Can also improve the establishment of the clock time and keep time, is the system stability of assurance. CNT6 used to will and to 8 MHZ get 4096 HZ dividing the frequency to provide CN6 and data_rom clock signal. The input by CLK 20 MHZ clock signal, in DOUT end can output stable sine signals.
)
- 2021-03-07 15:49:29下载
- 积分：1
-
这是一个HDB3编码器，可以将普通的二进制序列转化为符合HDB3编码规则的双极性序列...
这是一个HDB3编码器，可以将普通的二进制序列转化为符合HDB3编码规则的双极性序列-This is a HDB3 encoder, can be transformed into an ordinary binary sequences in order to comply with the rules of HDB3 bipolar coding sequence
- 2022-12-15 13:45:03下载
- 积分：1
-
256 点的 IFFT 执行的设计与实现
执行 256 点，
基数 4 IFFT 算法，提出了一种高速和 16 位复杂 IFFT。通过
使用固定的几何寻址模式，管道设计和块浮点
结构，数据具有更高的精度和动态范围。建议
本文分析了逻辑大小、 面积、 功耗的体系结构
使用 Xilinx 8.2。
- 2022-03-04 17:43:30下载
- 积分：1
-
222
说明： VHDL BISS,SSI,ENDAT2.2, ENCODER
- 2020-11-24 17:46:39下载
- 积分：1
