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在vhdl开发环境下，关于协议PS2 verilog 源码
在vhdl开发环境下，关于协议PS2 verilog 源码-In VHDL development environment, with regard to the agreement PS2 verilog source code
- 2022-05-06 00:46:27下载
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fft
FPGA实现FFT算法的源代码及工程文件，此工程为ISE工程项目。有详细的说明，可以运行。(FPGA Implementation of FFT algorithm source code and project files, this works for the ISE project. There are detailed instructions, you can run.)
- 2013-10-12 17:21:32下载
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fenpin
这是一个二进制的最简单分频器，是一个简短的fpga代码，用verilog书写(This is the most simple of a binary frequency divider, the fpga is a short code, written in verilog)
- 2013-11-17 15:01:30下载
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Six-phase-Motor-Based-on-DSP
说明： 设计了六相感应电机的控还原
制平台的硬件结构及其各个组成部分,控制平台结构主要由DSP控制系统和主驱动电路系统以及检测电路系统组成。控制系统采用TI公司的TMS320F2812快速DSP控制芯片。
(This paper designs the hardware structure of the six-phase motor control system and introduces every component. The control platform consists of DSP control system, main drive circuit system and detection circuit system .The control system adopts TMS320F2812 DSP chip of TI Company. 更多还原
)
- 2011-03-01 12:08:36下载
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EDA常用双LED显示译码程序，将四位二进制数译码为七位对应于LED7位输入的高低电平信号...
EDA常用双LED显示译码程序，将四位二进制数译码为七位对应于LED7位输入的高低电平信号-EDA common dual LED display decoding procedure will be four binary decoding for seven LED7 spaces corresponding to the input signal circuits
- 2022-06-29 02:03:32下载
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这是个的VHDL点亮LED的程序，大家一齐分享吧
这是个的VHDL点亮LED的程序，大家一齐分享吧-This is a LED light up the VHDL procedure, let everyone together to share
- 2022-01-22 01:19:17下载
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Based on quartus a 3
基于quartus的3-8译码器,可作为大型系统的译码器模块-Based on quartus a 3-8 decoder can be used as large-scale system decoder module
- 2022-03-14 15:00:50下载
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LDPC码编译码算法的研究与实现_陈石平
本文首先回顾了LDPC码的发展历程和现状，介绍了LDPC码检验矩阵的构造、编
译码原理。在对编译码作了深入探讨和分析后，接着进行了RU算法编码和长码编码
的FPGA实现;根据二叉树的性质，提出了一种长码编码的ASIC优化设计的方法，节省
了大量硬件资源;论文详细阐述了CORDIC算法原理以及LDPC码译码中所采用的指
数函数和反双曲正切函数的FPGA实现:CORDIC内核及前后处理单元设计、仿真、综
合及数据分析，这对LDPC码的译码具有很重要的意义，为用数字VLSI来实现LDPC的
译码奠定了基础。同时在基于校验矩阵的环路检测定理基础上，将校验矩阵转化为转
移概率矩阵，详细分析并提出了一种基于转移概率矩阵的围长检测方法，并对其进行
了理论证明，具有很好的围长检测效果，以及状态分类判别。(Research and implementation of LDPC coding and decoding technology)
- 2018-04-08 18:49:59下载
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adder_array
adder_array的设计。加法器阵列设计，顶层模块，四步流水，21位(adder_array the design. The adder array design, top-level module, four-step pipeline, 21)
- 2013-04-17 00:19:05下载
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Xilinx FPGA moving data across asynchronous clock boundaries
Xilinx FPGA moving data across asynchronous clock boundaries
- 2022-03-05 12:30:25下载
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