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Writing-a-VHDL-Testbench
《编写VHDL测试概述》的英文原版讲述了如何使用VHDL写测试凳程序("Writing VHDL test overview" of the English original to write about how to use VHDL test bench program)
- 2014-04-03 21:57:01下载
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hdmi
说明： HDMI协议的Verilog实现，通过对RGB三个通道分别进行TMDS编码完成，纯原创代码(Verilog implementation of HDMI protocol, through TMDS coding of RGB three channels, pure original code)
- 2020-07-28 16:58:46下载
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Verilog
32位存储器Verilog附带test文件，可以在modulesim仿真
还有加法、减法器，译码器等常用Verilog器件，都附带仿真test。(Memory test with Verilog)
- 2010-07-17 17:20:00下载
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595_8led
74hc595 driver 8 led
- 2013-03-28 21:10:33下载
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music
说明： 是用VHDL语言编写的乐曲演奏程序，详细的写了各个模块的子程序(VHDL language is the music playing program)
- 2009-08-17 08:52:31下载
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一种新的FPGA实现AES-128采用降低残留素数的S盒
应用背景在本文中，我们提出了一种新的FPGAAES的S盒的利用高性能的实现减少素数的残留。这个该设计在Xilinx Virtex-5实现xc5vlx50 FPGA器件。目的是使用一种新的基于查找表的条目集渣盒素数。减少残留素S盒数量增加了更多的混乱，AES的整个过程算法，使其更复杂，并提供进一步抵抗攻击。我们的实现达到了3.09 Gbps的吞吐量，共采用了1745片一个Virtex-5 FPGA。关键技术AES的应用减少了素数剩余的设计基于S盒是用VHDL语言实现一个Xilinx Virtex-5 xc5vlx50（包：ffg676，速度等级：3）使用FPGA设计工具ISE 9.2i。表4FPGA实现结果表明AES减少残留的素数的S盒。它介绍了Xilinx公司的FPGA器件选择的目标，加密吞吐量实现，定时报告和整体设备利用率。
- 2022-02-02 18:37:31下载
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EDAcodelock
能够在EDA环境下实现四位十进制数字密码锁的设置与开锁功能，并能更改使用密码，还可以防止抖动(EDA environment to achieve four decimal code lock and unlock function of the settings and change the use of passwords, but also to prevent the jitter)
- 2009-05-07 09:44:30下载
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北邮数电实验代码
实验一：QuartusⅡ原理图输入法设计与实现一：实验要求 ①：用逻辑门设计实现一个半加器，仿真验证其功能，并生成新 的半加器图形模块单元。 ②：用实验一生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 ③：用3线—8线译码器和逻辑门设计实现函数F，仿真验证其功能，下载到实验板测试。要求用拨码开关 设定输入信号，发光二极管显示输出信号。二：报告内容
- 2022-01-29 00:01:12下载
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基于FPGA芯片，在Nios II IDE软件的开发环境下写的NIos II 软核uart源代码！...
基于FPGA芯片，在Nios II IDE软件的开发环境下写的NIos II 软核uart源代码！-Based on FPGA chip, the Nios II IDE software development environment written in NIos II soft-core uart source code!
- 2022-03-12 11:39:10下载
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ex11
说明： 该模块实现了FPGA的uart串口收发功能(The module realizes UART serial port transceiver function of FPGA)
- 2020-09-09 11:58:09下载
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