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四路抢答器的设计与实现
在本次设计中，设计了一款软件，可以实现四个选手抢答问题的模式。包括有计时模块、计分模块、分频模块、消抖模块以及动态显示模块。模块中，有一部分是通过VHDL编程实现，有一部分是通过直接调用软件库中的逻辑器件进行组合，进而设计成一个大模块；最后，把这些所有的模块都进行正确的组合，得到正确的仿真结果，下载到FPGA开发板上，同样可以正确的实现（显示第一个抢答选手的号数以及当前各个选手的积分情况）
- 2022-02-01 15:33:40下载
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说明： document qpsk vhdl code
- 2018-01-06 09:27:04下载
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verilog-lfsr-master
Fully parametrizable combinatorial parallel LFSR/CRC module. Implements an unrolled LFSR next state computation. Includes full MyHDL testbench.
- 2020-06-24 21:40:01下载
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CODE_VHDL_COUNTING 0 到 9 (慈 0 đến 9 Đếm hiển đoạn 施耐 1 带领 7)
CODE_VHDL_COUNTING 0 到 9 (慈 0 đến 9 Đếm hiển đoạn 施耐 1 带领 7)
- 2023-04-13 10:55:04下载
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用vhdl实现脉冲宽度可控的一简单程序 仿真环境MAXPLUS
用vhdl实现脉冲宽度可控的一简单程序 仿真环境MAXPLUS--use VHDL to achieve controllable pulse width of a simple process simulation environment Segments-
- 2022-07-22 06:50:26下载
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DLX-pipeline-in-verilog
verilog实现DLX指令集5段流水线(5 stage DLX pipeline implemented in verilog)
- 2013-08-24 22:59:48下载
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CRC-Verilog
此是进行循环冗余效验的Verilog编码，适合多种标准，如CRC16(this Cyclic Redundancy is well-tested Verilog code for a variety of criteria, such as CYXLIC REDUNDANCY)
- 2007-01-03 10:47:43下载
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demo
NiosII的C代码,包括网卡,lcd,usb,串口,按键.(NiosII C code, including network cards, lcd, usb, serial, key.)
- 2013-07-19 11:17:29下载
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基于basys2的四位有符号二进数除法
基于diligent公司的basys2开发板的四位有符号二进制数的除法
- 2023-08-01 03:30:03下载
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fifo
fifo的代码,经过测试可以使用，很有用处，可以放心使用(a fifo module,the code has been tested and it is usefull)
- 2010-03-02 22:03:30下载
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