-
32bit_add_exercise
32位全加器,另有一个采用流水线的版本,是基于verilog语言的,很实用,希望对大家有所帮助(32-bit full adder, while a pipelined version,code is based on verilog language, it is practical, we hope to help)
- 2016-07-19 14:31:17下载
- 积分:1
-
普通的加法器
利用基本全加器的逻辑表达式,写单个加法器模块。
通过模块例化,直接级联加法器,同时在输入输出端口加入寄存器。
最后可以实现不考虑进位的加法。
- 2022-04-09 18:39:27下载
- 积分:1
-
crc16CCITT
自己用verilog编写的crc16-ccitt码的产生,是并行的。(Crc16-ccitt code written in verilog generate parallel.)
- 2012-12-13 09:46:58下载
- 积分:1
-
Spartan-6-PCIE_tutorial1
xilinx Spartan 6 PCIE仿真教程,PIO方式,带有TLP包分析。(XILINX PCIE tutorial device spartan6
PCIE core version V2.4)
- 2020-11-23 19:19:33下载
- 积分:1
-
da_fir
基于FPGA分布式算法FIR滤波器verilog代码
(本人 小论文 代码,通过验证)
本文提出一种新的FIR滤波器FPGA实现方法。讨论了分布式算法原理,并提出了基于分布式算法FIR滤波器的实现方法。通过改进型分布式算法结构减少硬件资源消耗,用流水线技术提高运算速度,采用分割查找表方法减小存储规模,并在Matlab和Modelsim仿真平台得到验证。
为了节省FPGA逻辑资源、提高系统速度,设计中引入了分布式算法实现有限脉冲响应滤波器(Finite Impulse Response, FIR)。由于FIR滤波器在实现上主要是完成乘累加MAC的功能,采用传统MAC算法设计FIR滤波器将消耗大量硬件资源。而采用分布式算法 (Distributed Arithmetic, DA),将MAC运算转化为查找表(Look-Up-Table, LUT)输出,不仅能在硬件规模上得到改善,而且更易通过实现流水线设计来提高速度。因此本文采用分布式算法设计一个可配置的FIR滤波器,并以31阶的低通FIR滤波器为例说明分布式算法滤波器结构。( FPGA verilog )
- 2020-11-10 13:49:45下载
- 积分:1
-
超前进位加法器
超前进位加法器
- 2022-02-10 03:35:42下载
- 积分:1
-
capture-using-SCCB-and-FPGA
利用SCCB和FPGA实现视频采集的论文,对相关开发人员具有很强的参考价值!
(FPGA implementation using the SCCB and video collection of the papers, the relevant developer has a strong reference value !
)
- 2013-09-29 15:37:52下载
- 积分:1
-
liushui
本程序实现流水线功能,您可根据自己需要更改参数,试用芯片xilinx,用verilog语言编写(This program implements the pipeline, you may be required to change the parameters according to their own try xilinx chip with verilog language)
- 2016-03-07 09:26:28下载
- 积分:1
-
FMS-Labor-3
MICarrayWeights and MICarrayplot
- 2011-06-20 17:57:00下载
- 积分:1
-
elevator-control
三层电梯的详细电路
Foundation版 包括强行开关门打断(Elevator control
Foundation project)
- 2011-09-26 17:57:56下载
- 积分:1