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am
基于FPGA的用verilog语言写的，改程序可产生不同调制系数和不同频率的AM波，长按按键切换调制度25 、50 、75 和短按按键切换调制信号频率1k、1.5k、2k、2.5k.(Based on the FPGA using verilog language, change the program can produce different coefficients and different frequency modulated AM wave, long press the button to switch the modulation of 25 , 50 , 75 and short press button to switch the modulation signal frequency 1k, 1.5k, 2k, 2.5k.)
- 2013-10-14 22:14:56下载
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sdram
说明： SDRAM控制，通过VHDL语言编写可运行至133MHz。(SDRAM control, written in VHDL language, can run to 133MHz.)
- 2020-02-15 11:52:22下载
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m_xulie
这是用verilogHDL写的m序列发生器，简单易用，代码非常易读(It is written verilogHDL m sequence generator, easy to use, the code is very easy to read)
- 2015-05-27 20:21:26下载
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普通的加法器
利用基本全加器的逻辑表达式，写单个加法器模块。
通过模块例化，直接级联加法器，同时在输入输出端口加入寄存器。
最后可以实现不考虑进位的加法。
- 2022-04-09 18:39:27下载
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用FPGA实现电子钟
这是用verilog语言所编写的一个数字时钟程序，并在FPGA开发板上运行成功。相比于其他语言，veilog语言更加简洁，因此此程序包括各个模块，可以在开发板上仿真。
- 2022-01-21 00:24:14下载
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des加密算法的vhdl和verilog源程序
也是网络上面下载的，个人感觉写的不错，已经用于商业代码中：des加密算法的vhdl和verilog源程序
- 2022-03-03 02:52:27下载
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使用Verilog HDL的全加器的设计
一个全加器和，增加了二进制数和帐户进行的值以及。一一位全加器加三一位数字，通常写成 ；A，B，和 ； ；CIN； ；一 ；和 ；B ；是操作数，和 ；CIN ；是一位从以前的少重要阶段。[ 2 ] ；全加器通常是在一个级联的加法器的一个组成部分，其中添加8、16、32，等位的二进制数。该电路产生一二位输出，输出端和通常由信号 ；cout ；和 ；S，
- 2022-12-29 08:15:03下载
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DLX-pipeline-in-verilog
verilog实现DLX指令集5段流水线(5 stage DLX pipeline implemented in verilog)
- 2013-08-24 22:59:48下载
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vhdl
说明： vhdl常见小实验代码，包括二进制比较器，4选1,8421十进制，8421转化成格雷码，8421余三码，分频器，数据码译码器，二进制减计数器，四位环形计数器等(VHDL common small experiment code)
- 2020-06-24 13:00:02下载
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Encoder_SSI_Veryilog
说明： 本文详细描述了SSI协议的通讯格式、原理及应用电路,并采用verilog语言实现了SSI通讯协议.设计实用电路并实现了与绝对值编码器的通讯(SSI protocol described in detail the communication format, principle and application circuit, and use verilog language of the SSI protocol. Practical circuit design and implementation of the communication with the absolute encoder)
- 2020-12-28 20:59:02下载
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