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遥控器接收解码电路
设计遥控器接收解码电路。该电路接收编码后的串行数据，解码输出数据。电路接收
到的串行数据的格式为： 4 位同步码“ 1010”， 4 位数据（高位在前）， 1 位奇校验码（对前 8 位数据校验）(Design of remote control receiver decoding circuit. The circuit receives the encoded serial data and decodes the output data. The format of the serial data received by the circuit is: 4 bit synchronous code "1010", 4 bit data (high in the front), 1 bit parity check code (check for the first 8 bits of data))
- 2017-11-27 15:10:34下载
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DDS_signal_genarator
这是一个利用verilog语言编写的信号发生器的例子，值得参考(this is a code about signal generator by VIERILOG LANGUAGE!)
- 2013-12-23 10:12:52下载
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zhuangtai
状态机的典型饮用，可供学习模仿之用，四个状态，简单易学(State machine of the typical drinking, can be used to learn to imitate, four state, easy to learn)
- 2007-11-11 21:36:15下载
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3-8译码器实验
3-8译码器实验，用三个拨码开关控制8个LED中某一个点亮
- 2023-05-23 17:35:03下载
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stbc空时编码源码，非常好的程序。verilog程序
stbc空时编码源码，非常好的程序。verilog程序-STBC Space-Time Coding Source, very good program. Verilog program
- 2022-03-04 18:24:10下载
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Xilinx V5 FPGA详细规格、编程FPGA参考，系统设计…
detailed spec for Xilinx V5 FPGA, reference for programming of FPGA, system designer or ASIC designer.
- 2022-04-28 20:14:22下载
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Altera FIFO的多极级联，实现多个FIFO之间的数据传输。
Altera FIFO的多极级联，实现多个FIFO之间的数据传输。-Altera FIFO multi-polar cascading between multiple FIFO data transmission.
- 2022-03-17 08:34:07下载
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vhdl的仿真
quartus 2的flv视频
vhdl的仿真
quartus 2的flv视频
-VHDL simulation of the flv video quartus 2
- 2022-04-12 23:18:28下载
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测试人体视觉的反应时间，可以作为vhdl编程的练习之用，也可以更进一步的开发成为具有商业价值的产品，这里面只是能够实现测试人体视觉反应时间的基本功能的程序...
测试人体视觉的反应时间，可以作为vhdl编程的练习之用，也可以更进一步的开发成为具有商业价值的产品，这里面只是能够实现测试人体视觉反应时间的基本功能的程序-Test of human visual reaction time, can be used as VHDL programming exercises used can also be further developed into products with commercial value, there is only able to realize the human visual reaction time test the basic functions of the procedures
- 2022-10-07 16:40:02下载
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ccd
自己写的一个tcd1209d的时序驱动代码，是用verilog语言编写的，可以借鉴(Of write a tcd1209d of timing-driven code, Verilog language, can learn from)
- 2021-04-08 09:39:00下载
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