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24x24-booth
可用的24位x24位的booth乘法器的verilog代码(24X24 booth muplily)
- 2011-06-09 17:59:26下载
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EEPROM_RD_WR
本程序包含：EEPROM的功能模型(eeprom.v)、读/写EEPROM的verilog HDL 行为模块（eeprom_wr.v）、信号产生模块（signal.v）和顶层模块(top.v) ，这样可以有一个完整的EEPROM的控制模块和测试文件，本文件通过测试。(This procedure includes: EEPROM of the functional model (eeprom.v), read/write EEPROM acts of verilog HDL modules (eeprom_wr.v), signal generator module (signal.v) and top-level module (top.v), this can have a EEPROM complete control module and test document, this document is to pass the test.)
- 2008-12-23 15:04:20下载
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Radar-on-FPGA
主要论述了基于FPGA的末制导雷达伺服系统设计。结合末制导雷达讨论其电机控制、二阶伺服系统性能和PID校正算法,利用VHDL语言设计,实现基于FPGA的方位步进电机开环定位控制和俯仰直流电机闭环速度控制的伺服系统。结合实际应用中遇到的问题,提出了基于"反馈控制"理论的有效的补偿算法,该算法提高了伺服系统的稳定性、快速性和精度。(Mainly discusses the design of terminal guidance radar servo system based on Field Programmable Gates Array(FPGA).It includes the system’s electric machine control,second-order servo system performance and PID correction algorithm based on Virtual Hardware Description Language(VHDL) on azimuth stepping motor open loop positioning control and pitch direct current electric machine closed loop speed control of the FPGA servo system.In allusion to some factual problems during its application,presents corresponding effective solutions based on traditional control theory "Feedback Control".The fact proves that these methods can greatly improve the stability,speediness and precision of the original servo system.Additionally,a basic algorithm which can be realized in a terminal guidance radar servo system is given)
- 2012-08-11 17:51:55下载
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Encoder_SSI_Veryilog
说明： 本文详细描述了SSI协议的通讯格式、原理及应用电路,并采用verilog语言实现了SSI通讯协议.设计实用电路并实现了与绝对值编码器的通讯(SSI protocol described in detail the communication format, principle and application circuit, and use verilog language of the SSI protocol. Practical circuit design and implementation of the communication with the absolute encoder)
- 2020-12-28 20:59:02下载
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liyuanlnx_dynamic_led
FPGA数码管显示秒表实验
三种方法实现：
方法一： 对秒计数，得到（秒显示）0~9，
对（秒显示）计数，得到（分秒显示）0~5，
对（分秒显示）计数，得到（分钟显示）0~5，
注意进位时机
方法二： 对秒计数，得到（秒显示）0~9
对秒计数，得到（分秒显示）0~5
对秒计数，得到（分钟显示）0~5
方法三：
只对秒计数，分别取模
%60得到分钟显示 ************************
余数%10得到分秒显示 （据说）取模运算占资源！！！！（也能接受？好像...）
再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA
Three ways to achieve)
- 2020-06-22 04:40:02下载
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vhdl_fir
在matlab仿真的基础上，用maxplus2实现等波纹法的程序代码(In matlab simulation, based on the use of such corrugated maxplus2 realize law code)
- 2008-05-21 20:30:35下载
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1024
1024点FFT快速傅立叶变换,(vhdl代码)-1024-point FFT vhdl
- 2022-04-25 16:04:00下载
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Convolutional code encoder and Viterbi decoding to achieve
卷积码编码及其Viterbi译码的实现-Convolutional code encoder and Viterbi decoding to achieve
- 2022-01-28 03:11:57下载
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基于FPGA的VHDL可以产生不同的音调,象音乐一样
基于FPGA的VHDL可以产生不同的音调,象音乐一样-based FPGA VHDL can produce different tones, like the same music
- 2022-12-09 14:55:02下载
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ofdm_cp_insertion
ofdm_cp_insertion add/remove CP
- 2015-01-29 21:25:47下载
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