-
关于VHDL编程的教程,比较系统的讲解,很有用的书
关于VHDL编程的教程,比较系统的讲解,很有用的书-a book about VHDL
- 2022-01-26 14:49:07下载
- 积分:1
-
D触发器,T触发器计数器MUX采用主动HDL可以运行使用3.2版本…
d flip flop t flip flop counter mux using active hdl can be run using 3.2 version and creating new design
- 2023-06-18 04:40:03下载
- 积分:1
-
basys3_timing
基于Basys3的数字钟实例,主要用于Basys3、vivado开发环境入门。源码使用VerilogHDL(Based on digital clock instance Basys3, mainly for Basys3, vivado development environment started. Use Code VerilogHDL)
- 2016-03-06 11:08:18下载
- 积分:1
-
Verilog HDL编写的CPU模型,很经典,比较通用
Verilog HDL编写的CPU模型,很经典,比较通用-Verilog HDL prepared by the CPU model, classic, more generic
- 2022-03-21 08:58:27下载
- 积分:1
-
01_基于ZYNQ的FPGA基础入门
VIVADO SOC 使用文档 基于zynq 7020(vivado soc example text of zynq)
- 2020-06-17 12:00:01下载
- 积分:1
-
5_ADC_Lab
altear max10 adc demo,实验使用了2个adc,最大支持18路adc(altear max 10 demo with 2 adc, max support 18 channel adc)
- 2021-04-21 14:48:49下载
- 积分:1
-
iic_m
该代码实现了IIC对24C02的读写,写采用页写的方式,读采用随机的方式。(This code implements the IIC on 24C02 read and write, write, write using the page mode, read random way.)
- 2015-10-10 10:49:48下载
- 积分:1
-
用VHDL语言实现数字钟的设计
用VHDL语言实现数字钟的设计,要求设计实现一个具有带预置数的数字钟,具有显示年月日时分秒的功能。用6个数码管显示时分秒,set按钮产生第一个脉冲时,显示切换年月日,第2个脉冲到来时可预置年份,第3个脉冲到来时可预置月份,依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒,第 8个脉冲到来后预置结束,正常工作,显示的是时分秒。Up为高电平时,upclk有脉冲到达时,预置位加1.否则减1。
- 2022-10-28 10:35:04下载
- 积分:1
-
Verilog
说明: Verilog简易教程,或者说是讲义,清晰易懂,适合初学者入门使用(Layman' s Guide to Verilog, or a lecture, legible entry to use for beginners)
- 2010-04-08 16:51:54下载
- 积分:1
-
11-07-11
AD9910实现脉冲内线性调频信号,仅供参考(AD9910 to achieve linear FM pulse signal, for reference only)
- 2013-09-16 10:52:00下载
- 积分:1