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GF_2_m_域乘法器的快速设计及FPGA实现,对于rs编翼码的理解和设计有帮助...

于 2022-04-25 发布 文件大小:198.08 kB
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GF_2_m_域乘法器的快速设计及FPGA实现,对于rs编翼码的理解和设计有帮助-Domain multiplier GF_2_m_ rapid design and FPGA realization for rs wing made the understanding of code and design has helped

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  • hanming
    用Verilog语言实现汉明编码,很粗燥,是大三的时候做的(With the Verilog language Hamming code, it is rough dry, a junior at the time to do)
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    本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程,作为我这一段 时间自学 FPGA/CPLD 的总结,如果有什么不正确的地方,敬请各位不幸看到这篇文章的 大侠们指正,在此表示感谢。当然,这是一个非常简单的时序逻辑电路实例,主要是详细 描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1; Altera 公司出品的 Quartus II 4.2;Mentor Graphics 公司出品的 ModelSim SE 6.0。 -This article describes a VHDL description of the use of counter design, synthesis, simulation of the entire process, this time as my self-FPGA/CPLD summary, if what has not the right place, please see this article that, unfortunately, the heroes They correct me, wish to express my gratitude. Of course, this is a very simple example of sequential logic circuit is mainly a detailed description of a number of software usage. Article involved in the software company has produced Synplicity
    2022-02-28 11:38:34下载
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  • my_test_rw_pack9
    基于Verilog HDL的SDRAM控制器。 实验条件: 工具:Quartus II 6.0 ,SignalTap II FPGA:Altera Cyclone EP1C12Q240C8N SDRAM:HY57V283220T-6(SDRAM controller based on Verilog HDL. Experimental conditions: Tools: Quartus II 6.0, SignalTap II FPGA: Altera Cyclone EP1C12Q240C8N SDRAM: HY57V283220T-6)
    2013-01-31 11:13:26下载
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